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1、入门手TektronixSDRA嵌入式测试和测日录弓I言3-4DRAM发展趋势3DRAM4-6SDRAM6-9DDR SDRAM6DDR2SDRAM7DDR3SDRAM8DDR4SDRAM9GDDR 和LPDDR9DIMMs9-13DIMM物理尺寸9DIMM数据宽度9DIMM 排列10DIMM内存尺寸和速度10DIMM 结构10串行位置检测12内存系统设计13-15设计仿真13设计检验13检验策略13SDRAM 检验14词汇表16-19更多资料下载 pany/tek/引言DRAM （动态随机访问存储器）对设计人员特别具有吸引 力，因为它提供了广泛的性能，用于各种计算机和嵌入 式系统的存储系统设
2、计中。本DRAM内存入门手册概 括介绍了 DRAM的概念，展示了 DRAM可能的未来发 展方向，并概括了怎样通过验证来改善内存设计。DRAM发展趋势人们一直希望计算机内存变得容量更大、速度更快、功率 更低、物理尺寸更小。这些需求正推动着 DRAM技术不 断发展。在过去几年中，多次技术增强已经推进了主流DRAM的发展，如SDRAM （同步DRAM）、DDR （双倍数据 速率）SDRAM、DDR2 SDRAM、DDR3 SDRAM、DDR4 SDRAM、LPDDR （低功率 DDR）、GDDR2 （图形 DDR2）、 GDDR3、GDDR4 和 GDDR5。计算机内存在 DIMM（双 列直插内存模
3、块）中的使用方式也一直推动着这一演 进。DIMM实现方案已经从非寄存DIMM扩展到包括 多个寄 存 DIMM 和 FB-DIMM （全面缓冲的 DIMMs）。并不是只有计算机内存才有容量更大、速度更快、功率 更低、物理尺寸更小的需求。嵌入式系统应用也有类 似的要求，也可以使用DRAMo但是，内存系统在计算机中的实现方式不同于嵌入式系 统。一般来说，计算机内存安装在可插拔 DIMM上， DIMM在组装过程中简便地安装在计算机中。计算机用 户可以在购买计算机之后，通过增加或更换DIMM来升 级计算机内存。结果，计算机中使用的内存要求高度兼 容当前和未来计算机及与DIMM 一起使用的当前和未 来内存
4、。兼容能力的主要方面有两个。SDRAM内存系统:嵌入式测试和测量挑战入门手册第一，内存必需兼容计算机制造商使用的各种内存 控制器中心；第二，在计算机的同一内存系统中混合使用不同制 造商的内存时，内存必需能够正确运行。开放的内 存标准有助于保证内存兼容能力。而嵌入式系统一般使用固定的内存配置，因此用户在 购 买产品后不能改变内存系统。嵌入式系统制造商可以全面控制嵌入式系统中使用哪些 特定制造商的内存。通常会使用一家内存制造商的一 种 特定内存，来优化嵌入式系统的性能和成本。结 果，在嵌入式系统中实现高级多厂商内存互操作能力 不象在计算机系统中那样重要。通过创建采用JEDEC标准的内存规范，JED
5、EC （联合电 子器件工程设计委员会）一直为内存行业提供帮助。 JEDEC是一家非营利组织，其成员包括内存制造商、计 算机制造商、测试制造商等等。开放的 JEDEC标准规 定了制造商在实现内存产品时必需遵守的规范，以便能够 与其它制造商的内存和计算机内存控制器中心互操作。这些标准涵盖了物理特点、 DIMM电路板布局、电 信 号、寄存器定义、功能操作、内存协议等。检验和测 试 内存是否符合JEDEC规范是保证内存与其它制造商产 品一起可靠运行及互操作的关键步骤。更多资料下载 pany/tek/行页）刷新各行行是高地址位列是低地址位先选择行，然后再选择列图1. DRAMs 内存单元分成由行和列组成
6、的两维阵列。新的DRAM设计将满足容量更大、速度更快、功率更低和物理尺寸更小的计算机和嵌入式系统内存要 求。结果，发生了下面的DRAM变化：内存容量的提高，内 存条数量提高，突发长度提高，供电电压下降， 逻辑电 压摆幅下降，时钟速率提高，数据速率提高，内 存通道实现方案从大量的并行信号转向数量较少的高 速串行信号，内存通道数量提高，电路板密度提高等 等。这些发展趋势导致设计人员需要使用新技术和新 工具，设计、检验和调试自己的内存系统。由于内存时钟速率提高及逻辑电压摆幅下降，信号完 整性更多地成为可靠运行内存的问题。结果，发展趋 势是新的DRAM 功能出现，以重点改善内存系统的 信号完整性。这些
7、功能包括动态控制的ODT 片内 模具上端接），OCD （芯片外驱动器）校准及带AMB（高 级内存缓冲器）的全面缓冲的DIMM。DRAMDRAM较其它内存类型的一个优势是它能够以IC集成电 路）上每个内存单元更少的电路实现。DRAM 的内存单 元基于电容器上贮存的电荷。典型的DRAM 单元使用 一个电容器及一个或三个FET（场效应晶体管）制成。典 型的SRAM （静态随机访问内存）内存单元采取六个FET器件，降低了相同尺寸时每个IC的内存单元数 量。与DRAM 相比，SRAM 使用起来更简便，接口 更容易，数据访问时间更快。DRAM 核心结构由多个内存单元组成，这些内存单元 分成由行和列组成的两
8、维阵列（参见图1）。访问内存 单元需要两步。先寻找某个行的地址，然后在选定行 中寻找特定列的地址。换句话说，先在DRAM IC内 部读取整个行，然后列地址选择DRAM IC I/O输入 /输出）针脚要读取或要写入该行的哪一列。DRAM 读取具有破坏性，也就是说，在读操作中会破坏 内存单元行中的数据。因此，必需在该行上的读或写操 作结束时，把行数据写回到同一行中。这一操作称为预 充电，是行上的最后一项操作。必须完成这一操作之 后，才能访问新的行，这一操作称为关闭打开的行。对计算机内存访问进行分析后表明，内存访问中最常用 的类型是读取顺序的内存地址。这是合理的，因为读取 计算机指令一般要比数据读取
9、或写入更加常用。此外， 大多数指令读取在内存中顺序进行，直到发生到指令分 支或跳到子例程。分布式刷新突发刷新no o n j | n n n n j n n miniink /fiiiinn时间每个脉冲代表完成所有行刷新要求的时间一个刷新周期图2. DRAM刷新实现方案包括分布式刷新和突发刷新。DRAM的一个行称为内存页面，一旦打开行，您可以访问 该行中多个顺序的或不同的列地址。这提高了内存访 问 速度，降低了内存时延，因为在访问同一个内存页面中的 内存单元时，其不必把行地址重新发送给 DRAM。结 果，行地址是计算机的高阶地址位，列地址是低阶地 址 位。由于行地址和列地址在不同的时间发送，因
10、此行 地 址和列地址复用到相同的DRAM针脚上，以降低封装针 脚数量、成本和尺寸。一般来说，行地址尺寸要大于列 地址，因为使用的功率与列数有关。早期的RAM拥有控制信号，如RAS# （行地址选择低有 效）和CAS# （列地址选择低有效），选择执行的行和列寻 址操作。其它DRAM控制信号包括用来选择写入或读 取操作的WE# （写启动低有效）、用来选择DRAM的 CS# （芯片选择低有效）及OE# （输出启动低有效）。早期 的DRAM拥有异步控制信号，并有各种定时规范，涵盖 了其顺序和时间关系，来确定DRAM工作模式。早期的DRAM读取周期有四个步骤。第一步，RAS#与 地址总线上的行地址变低。第
11、二步，CAS#与地址总线上 的列地址变低。第三步，OE#变低，读取数据出现在DQ 数据针脚上。在DQ针脚上提供数据时，从第一步第三步的时间称为时延。最后一步是 RAS#, CAS# 和OE#变高（不活动），等待内部预充电操作在破坏性 读取后完成行数据的恢复工作。从第一步开始到最后 一步结束的时间是内存周期时间。上述信号的信号定 时与边沿 顺序有关，是异步的。这些早期DRAM没 有同步时钟操作。DRAM内存单元必需刷新，避免丢失数据内容。这要求丢 失电荷前刷新电容器。刷新内存由内存控制器负责，刷新 时间指标因不同DRAM内存而不同。内存控制器对行地 址进行仅RAS#循环，进行刷新。在仅RAS#循环结 束时，进行预充电操作，恢复仅RAS#循环中寻址的 行 数据。一般来说，内存控制器有一个行计数器，其顺序生 成仅RAS#刷新周期所需的所有行地址。刷新策略有两个（参见图2）。第一个策略内存控制器 在刷新周期突发中顺序刷新所有行，然后把内存控制 返回处理器，以进行正常操作。在到达最大刷新时间 前，会发生下一个刷新操作突发。第二个刷新策略是 内存控制器使用正常处理器内存操作隔行扫描刷新周 期。这种刷新方法在最大刷新时间内展开刷新周期。
