TDMA基础帧的设计和FPGA实现.docx

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1、TDMA基础帧的仿真与FPGA实现学号：2011200858 姓名：熊俊指导教师：聂伟目录一、需求与指标11.1 TDMA 定义11.2 TDMA 帧21.3设计指标3二、设计原理42.1原理框图42.2设计原理5三、硬件平台设计63.1时序分配63.2用户信息设计73.3 复用器(Multiplexer)设计93.4 解复用器(Demultiplexer)设计11四、仿真、测试与分析144.1仿真144.2测试174.3分析18五、总结20一、需求与指标1.1 TDMA 定义TDMA，即Time Division Multiple Access时分多址，时分多址是把时间分割成周 期性的帧（F

2、rame），每帧再分割成若十个时隙向基站发送信号，在满足定时和同步的条 件下，基站可以分别在各时隙中接收到各移动终端的信号而不混扰。同时，基站发向 多个移动终端的信号都按顺序安排在特定的时隙中传输，各移动终端只要在指定的时 隙内接收，就能在合路的信号中把发给它的信号区分并接收下来。TDMA系统有以下特性：（1）每载频多路信道。如前所述，TDMA系统形成频率时间矩阵，在每一 频率上产生多个时隙，这个矩阵中的每一点都是一个信道，在基站控制分配下， 可为任意一移动客户提供电话或非话业务。（2）利用突发脉冲序列传输。移动台信号功率的发射是不连续的，只是在 规定的时隙内发射脉冲序列。（3）传输速率高，自

3、适应均衡。每载频含有时隙多，则频率间隔宽，传输 速率高，但数字传输带来了时间色散，使时延扩展加大，故必须采用自适应均衡 技术。（4）传输开销大。由于TDMA分成时隙传输，使得收信机在每一突发脉冲 序列上都得重新获得同步。为了把一个时隙和另一个时隙分开，保护时间也是必 须的。因此，TDMA系统通常比FDMA系统需要更多的开销。（5）对于新技术是开放的。例如当话 音编码算法的改进而降低比特速率时，TDMA系统的信道很容易重新配置以接纳 新技术。（6）共享设备的成本低。由于每个载频为多个客户提供服务，所以TDMA 系统共享设备的每客户平均成本与FDMA系统相比是大大降低了。（7）移动台设计较复杂。它

4、比FDMA系统移动台完成更多的功能，需要复 杂的数字信号处理。1.2 TDMA 帧在GSM的TDMA中，帧被定义为每个载频中所包含的8个连续的时隙(TS0 -7)，相当于FDMA系统中的一个频道。TDMA信道上的一个时隙中的消息格式被称为突发脉冲序列，也就是说每个 突发脉冲在TDMA帧的一个时隙上发送。因为在特定突发脉冲上发送的消息内容不同，也就决定了他们格式的不同。 可以分为五种突发脉冲序列：(1) 普通突发脉冲序列(Normal Burst):用于携带TCH、FACCH、SACCH、 SDCCH、BCCH、PCH 和 AGCH 信道的消息。(2) 接入突发脉冲序列(Access Burst

5、):用于携带RACH信道的消息。(3) 频率校正突发脉冲序列(Frequency Correction Burst):用于携带FCCH 信道的消息。(4) 同步突发脉冲序列(Synchronization Burst):用于携带SCH信道的 消息。(5) 空闲突发脉冲序列(Dummy Burst):当系统没有任何具体的消息要 发送是就传送这个突发脉冲(因为网络需要在BCCH信道是连续不断的发送消 息)。TDMA帧的完整结构，实质上是在无线链路上重复的物理帧。(1) TDMA帧一每个TDMA帧含8个时隙，整个帧时长约为4.615ms，每 个时隙含156.25个码元，时隙时长为0.577ms。(2

6、) TDMA复帧(Multiframe)一多个TDMA帧构成复帧，其结构有两种: 连续的26个TDMA帧构成的复帧，称为26复帧，周期为120ms，用于业务信道和随路控制信道(TCH与SACCH/FACCH)。连续的51个TDMA帧构 成的复帧，称为51复帧，用于控制信道(CCH)，周期为3060/13235.385ms(3) TDMA超帧(Superframe)一多个连续的TDMA复帧构成超帧，它是 一个连续的51X26TDMA帧，一个超帧的持续时间为6.12s。(4) TDMA超高帧(Hyperframe)它包括2048个超帧，每个周期包括2715648 个TDMA帧，其时间周期为3小时2

7、8分53秒760毫秒。TDMA帧号是以TDMA 高帧(2715648个TDMA帧)为周期循环编号的。那为什么要用TDMA帧号呢？ 这是因为GSM系统对客户的保密是通过在发送信息前对信息进行加密实现的。计算加密序列的算法是以TDMA帧号为一个输入参数，因此每一帧都必须有一 个帧号。有了 TDMA帧号，移动台就可判断控制信道TS0上传送的是哪一类逻 辑信道。1.3设计指标本论文主要是完成了 TDMA基础帧的仿真与FPGA实现，最终实现8个独立用 户数据流的时分复用。设计指标有：(1) 每个用户的数据传输率不低于13Kbps,复用后的信道传输速率不低于 104Kbps;(2) 信道时隙可程控，不通数

8、据流可自由分配；(3) FPGA行为仿真正确并可下载目标文件实现。设计原理2.1原理框图图2.1复用框图用户信息图2.2解复用框图图2.3 RTL Viewer下看到的设计框架2.2设计原理（1）用户信息：8个不相关用户的数据信息，即8个时隙，数据传输率是13Kbps；（2）复用器：完成了 8个用户的数据信息复用到时分信道上；（3）解复用器：完成了把时分信道上的TDMA基础帧数据恢复成8个独立用户的 数据信息。此外，还应包括一个很重要的模块，即时序信号源，给系统和各个模块提供时 钟，包含同步时钟，控制时钟和信令时钟。三、硬件平台设计3.1时序分配数字电路中，时钟是整个电路最重要、最特殊的信号。

9、第一，系统内大部分器件的动作都是在时钟的跳变沿上进行，这就要求时钟信 号时延差要非常小，否则就可能造成时序逻辑状态出错.第二，时钟信号通常是控制系统的核心.第三，时钟信号通常是负载最重的信号，所以要合理分配负载。出于这样的考虑 在FPGA这类可编程器件内部一般都设有数量不等的专门用于系统时钟驱动的全局时 钟网络。这类网络的特点是：一、负载能力特别强任何一个全局时钟驱动线都可以 驱动芯片内部的触发器；二是时延差特别小；三是时钟信号波形畸变小，工作可靠 性好。因此，在FPGA设计中最好的时钟方案是：由专用的全局时钟输入引脚驱动单个 主时钟去控制设计项目中的每一个触发器。同步设计时，全局时钟输入一般

10、都接在器 件的时钟端，否则会使其性能受到影响。FPGA时钟分频即对FPGA的系统时钟根据自己所需进行频率处理，使之达到原来 的1/N倍频率。根据N的值，通常可分为偶数分频和奇数分频。偶分频即N为偶数的对系统时钟分频。该设计主要通过一个计数器来实现。设计 原理为：以系统参考时钟为触发条件做一个加计数器，当计数器值为(n/2 - 1)时， 输出时钟发生跳转；奇分频方法即当N为奇数时的系统时钟分频。其原理为：设置两个相同的最大值 为(n-1)的计数器，其中一个以系统时钟上升沿为触发条件，另一个以系统时钟下降 沿为触发条件；输出时钟在计数器值为(n-1)/2和(n-1)时分别进行翻转，得到两个占 空比

11、非50%的时钟，最后把两个输出时钟进行相或运算，即可得到一个占空比为50% 的奇数分频时钟在本文设计中，时钟电路由主时钟(外部输入)经FPGA分频产生数字电路各个 模块需要的时序，要保证各个时序高同步与稳定，图2.3为时序设计框图。ACLK外部晶振输入FPGA（奇分频*偶分频）CLK0CLK1 CLK2CLK3:CLK4CLK5图2.4时序设计框图部分时序代码如下，但在quartus仿真时可直接加个Vector Waveform定义主时 钟在在ModelSim或Quartus II 9.1 (32-Bit)下时序和行为仿真。constant ACLK_period : time := 10 n

12、s;BEGIN-Instantiate the Unit Under Test (UUT)uut: DataSource PORT MAP (ACLK = ACLK,Data_Ok = Data_Ok);-Clock process definitionsACLK_process :processbeginACLK = 0;wait for ACLK_period/2;ACLK = 1;wait for ACLK_period/2;end process;3.2用户信息设计数据源模块主要负责产生8个用户(时隙)的数据流，数据传输率为13Kbps， 以供后续测试使用，设计原理如下：图2.5用户数

13、据设计框图ACLK为系统主时钟，时分信道速率至少为每个用户的速率的8倍(不包括帧头 和校验信息等)，因此需要进行八分频；然后COUNT模块在用户时钟下进行循环计 数，产生地址(0到7)，然后再根据计数地址每个用户的数据输出。以下为数据源模 块的部分源代码：process(CLK_DIV8)beginif rising_edge(CLK_DIV8) thenif Addr = 3 thenAddr=0;elseAddr=Addr+1;end if;end if;end process;图2.6用户数据RTL图3.3 复用器(Multiplexer)设计时分复用器是一种利用TDM技术的设备，主要用

14、于将多个低速率数据流结合 为单个高速率数据流。来自多个不同源的数据被分解为各个部分(位或位组)，并且 这些部分以规定的次序进行传输。这样每个输入数据流即成为输出数据流中的一个 “时间片段”。必须维持好传输顺序，从而输入数据流才可以在目的端进行重组。特 别值得注意的是，相同设备通过相同TDM技术原理却可以执行相反过程，即：将高 速率数据流分解为多个低速率数据流，该过程称为解除复用技术。因此，在同一个箱 子中同时存在时分复用器(Multiplexer)和解复用器(Demultiplexer)是常见的。复用器主要负责将8个用户的数据复用到TDMA时分信道上进行传输，在复用 时，复用器需要从地址索引表

15、得到每个用户时隙分配信息。复用器设计原理如下：DATA1DATA2DATA3DATA4DATA5DATA6DATA7DATA8图2.7复用器设计框图以下为复用器的部分源代码:process(ACLK)beginif rising_edge(ACLK) thenif count = 7 thencount=0;elsecount =count+1;end if;end if;end process;index = count;TDMA8 =0 and AddrTDM!A87.OData_Ok-regfl3.4解复用器(Demultiplexer)设计解复用器与复用器作用相反，它主要是把时分信道中

16、的TDMA信息按各个时隙分 别将对应的用户数据提出出来，实现数据解复用。在解复用电路中，先通过帧同步信 号和位同步信号把四路数据分开，然后通过移位寄存器构成的并/串转换电路输出串行 的数据。解复用器的设计原理如下：J-FSJ1-FS/J2-FS AJ-DATA移位寄存器锁存器J1-DATA数据选择器J-BS移位寄存器数据选择器J1-BS/J2-BS F 4分频图2.9解复用器设计框图以下是解复用模块的部分源代码：process(ACLK)beginif rising_edge(ACLK) thenif count = 7 thencount=0;elsecount =count+1;end i

17、f;end if;end process;process(ACLK)beginif rising_edge(ACLK) thenData_Register(Addr) 46田.rDataOut3Ac冏*HX3口 #AJ舂550 UserDataln4/G点B*C*Dz舂4田.rDataOut4Ac冏*日XC46c冏*2X3舂55Ga*C*D舂4cr日X4 !73nII I参74a 2U1S x j255j 2t El X 山* 2 幻晌 * # *255* 3 * C * 山* 2 *叫 * S 1图4.5最终仿真结果由上图可以看到，4路数据的输出比输入有2个时钟延迟，符合要求，而且数据编 号

18、都完全一致，信道划分时隙满足信号传输率要求。五、总结本设计主要实现了以下目标：（1）VHDL完成内部时序的划分；（2）FPGA内部自产生8个用户数据并编号，以及2次串并转化完成了时分复 用；（3） 每个用户的数据传输率不低于 13Kbps,复用后的信道传输速率不低于 104Kbps;（4）用户解复用后信息正确，无误码。当然，在本设计中，虽然最后基本都满足我们设定的要求，也还是有些不足， 比如在时钟频率提高到一定程度时，信号延时较大，可能是设计时还不够简单，需要 进一步优化。此外，如果实际测试出现信号复位不准，消抖开关的设计是必要的。最后我要感谢聂伟老师，数字移动通信作为一门很重要的通信研究生课程， 我非常有幸的得到聂伟老师的教诲，无论在课堂上还是课下，老师交给我们很多理论 和实际的数字移动通信知识，让我受益匪浅。最后几周的TDMA基础帧的复用和解 复用设计，加深了对帧复用技术的理解，对Quartus下的设计也更加熟悉。我以后会 更加努力。