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1、摘要 数字通信系统是采用数字信号来传递信息的通信系统，数字通信过程 中主要涉及信源编码与译码、信道编码与译码、数字调制与解调等技术问题。而 脉冲编码调制就是一种常用的信源编码方法，将模拟信号抽样、量化，直到转换 成为二进制符号的基本过程。为了扩大通信系统链路的容量，在一条链路上传输 多路独立的信号，为此引入了一种复用技术来实现多路信号共同传输的目的。而在本系统设计中，所运用的复用技术是时分复用，同时基于现场可编程门 阵列器件作为主控芯片，在Quartus II软件中使用硬件描述语言Verilog HDL编 写PCM编译码和时分复用模块的程序，再对其进行波形仿真以验证程序的正确 性，从而设计出语
2、音信号的PCM编码与译码、时分复用的过程。本设计中，将 两路语音信号通过外围硬件电路模块送至FPGA中进行PCM编码、译码处理， 最后通过后级外围电路实现语音信号的重现。关键词：语音脉冲编码调制时分复用FPGADesign of Two-way VOice PCM Systemby Time Division MultiplexingABSTRACT A digital communication system is a communication system that transmit information by using digital signal, and digital com
3、munication mainly relates to the source coding and decoding, channel coding and decoding, digital modulation and demodulation technology. Pulse code modulation is a common source coding, and it is that the analog signal sampling ,quantization ,until the transformation become the basic process of bin
4、ary symbols. In order to expand the capacity of communication link system ,a transmission of multiple independent signal on a link, therefore introduction of a division multiplexing technology to achieve the purpose of multiplexing.In this system design, we use a time division multiplexing technolog
5、y, and based on the Field Programmable Gate Array, using Verilog HDL hardware description language to write PCM encoding and decoding and time division multiplexing module in Quartus II, then Waveform simulation to verify the correctness of the program, thus design a voice signal process of PCM enco
6、ding and decoding, time division multiplexing. In this system design, The two-way voice signal through the peripheral hardware circuit module is sent to the FPGA for PCM encoding and decoding, finally to achieve reproducible speech signal through the peripheral circuit.Key Words： Voice Pulse code mo
7、dulation Time division multiplexing FPGA目录摘要IABSTRACTII目录 1引言11.1选题背景与意义11.2 QuartusII软件21.3 FPGA的介绍31.4 本文内容简介41.5 实施过程简介41.6 设计结果简介42基本原理介绍52.1模拟信号的数字化52.1.1 采样定理52.1.2 量化原理52.1.3 A 律 13 折线52.2脉冲编码调制72.3时分复用技术92.4 PCM 一次群帧结构103 系统设计介绍113.1 总体框图113.2 外围硬件电路的介绍123.2.1 拾音电路123.2.2仪用放大器123.2.3 带通滤波器13
8、3.2.4 抬升电路133.2.5 A/D转换电路143.2.6 D/A转换电路143.2.7 功率放大器153.3基于FPGA的模块设计163.3.1 系统时钟的设计163.3.2 前端模块设计163.3.3后级模块设计183.3.4 同步时钟的提取203.3.5整体FPGA系统原理框图204 设计的结果21致谢22参考文献22附录231系统实物图232 FPGA中主要模块程序241引言1.1选题背景与意义在当今信息化极其高度的社会，信息和通信已经与现代社会的发展密不可 分。随着科技革命步伐的推进，出现了模拟通信系统和数字通信系统两种方式， 其中数字通信系统就是利用数字信号传递信息的通信系统
9、，数字通信系统模型如 图1所示，并且目前数字通信系统的发展速度已明显超过模拟通信系统，取缔了 传统的通信系统，已成为当今通信的发展方向。数字通信系统因具有噪声不积累、 抗干扰能力强，传输差错可控以及便于运用数字信号处理技术对数字信息进行处 理、变换、存储等特点，从而在不同的通信业务领域中都得到了广泛的应用，成 为当代通信技术的主流。图1数字通信系统模型然而自然界的许多信息绝大部分是模拟信号，而模拟信号是不能够直接被系 统所识别，必须将模拟信号采样、量化、编码将其转换成数字信号。脉冲编码调 制(PCM)是把模拟信号变换为数字信号的一种最基本、最常用和最简单的编码方 式，主要广泛的应用在语音传输，
10、光纤通信、卫星通信这些领域中。如今在实际的数字通信系统中，为了提高通信系统的利用率，常常采用多路 复用的通信方式来传输信号。多路通信就是指把由多个不同信源所发出的信号经 过技术将其组合成一个群信号，并经由同一信道进行传输，在接收端采用相应的 技术再将这些群信号分离接收。常见的复用方式有：频分复用、时分复用以及码 分复用。时分复用就是一种应用非常广泛的多路复用的通信方式。对于时分制多 路电话通信系统，国际电信联盟(International Telecommunication Union, ITU) 制定了两种准同步数字体系(Plesiochronous Digital Hierarchy,PD
11、H)和两种同步 数字体系(Synchronous Digital Hierarchy,SDH)的建议。而 ITU 又提出两个 PDH 体系的建议，即E体系和T体系，如今我国大陆使用的是PDH体系中的E体系。1.2 QuartusII 软件随着电子技术的快速发展，无论是日常生活中的家用电器，还是军事、航天 领域中，电子技术的应用已经渗透到生活的各个方面。无处不在的电子应用需求， 对电子技术的发展提出了更高的要求，从而电子设计自动化(Electronic Design Automation,EDA)技术就随着集成电路和计算机技术发展的潮流应运而生。EDA 技术是指以计算机为设计平台，融合了计算机技
12、术、应用电子技术、信息处理及 智能化技术的最新成果，设计者以计算机为工具，在EDA平台上，用硬件描述 语言写成电路的设计工作，然后由计算机自动完成逻辑编译、化简、分割、优化、 布局、布线和仿真，直至对特定目标芯片的适配编译、逻辑映像和编程下载等工 作，是进行数字系统自动化设计的技术。目前比较流行的EDA设计软件有Altera的Quartus II，Xilink的ISE和Lattice 的ispEXPERTo Quartus I是Altera公司的综合性CPLD/FPGA开发软件，覆盖 了 CPLD/FPGA开发的整个流程。它包含了整个可编程逻辑器件设计阶段的所有 解决方案，提供了完整的图形用户
13、界面，基于该工具，设计者们可以方便地完成 数字系统设计的全过程。在设计的过程中QuartusI可以支持原理图、VHDL、 Verilog HDL以及AHDL等多种设计输入形式，内嵌自有的综合器以及仿真器， 可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II不仅提供逻辑设计、综合、布局和布线、仿真验证、对器件编程 等功能，而且还充分支持Altera的IP核，包含了 LPM/MegaFunction宏功能模块 库，使得用户能够充分体验已经成熟化的模块，从而达到简化设计的复杂性和加 快设计速度的目的。此外，Quartus I也可以与DSP Builder工具、Matlab/Sim
14、ulink相结合，从而 更加方便地实现各种DSP应用系统；Quartus I同样也支持Altera的片上可编程 系统(SOPC)开发，它是集系统级设计、嵌入式软件开发、可编程逻辑设计于 一体的一种综合性的开发环境平台。利用开发软件和编程工具对FPGA、CPLD等可编程逻辑器件进行系统性的 设计开发的流程如图2所示。图2 Quartus 11软件开发流程1.3 FPGA的介绍可编程逻辑器件(Programmable Logic Device,PLD)是一种半定制的集成电 路，在其内部集成了大量的“与阵列”、“或阵列”和触发器等基本的电路单元， 通过编程形成的网表文件，控制其内部的器件连接，获得所
15、需要的电路设计。目 前可编程逻辑器件的两种主要类型有现场可编程门阵列 (Field Programmable Gate Array,FPGA)和 复杂可 编程逻辑器件(Complex Programmable Logic Device,CPLD)。FPGA提供了最高的逻辑密度、最丰富的特性和最高的性能。它 没有采用CPLD的“与-或”逻辑阵列来实现逻辑函数，而是采用了一种叫做查 找表(Look-Up Table,LUT)的方式来实现逻辑函数的设计。它们两者的不同在于 FPGA可以包含数量众多的LUT和触发器，可以实现更复杂的、更大规模的逻 辑电路，从而避免了 CPLD“与-或”阵列结构上的限制
16、和触发器以及I/O端数量 上面的限制。因此，FPGA成为了目前设计数字系统的首选器件之一。FPGA内部结构包含了可配置逻辑模块(Configurable Logic Block,CLB)、可 配置输入/输出模块(Input Output Block,IOB)和由可编程开关矩阵组成的可编程 互连资源(Interconnect Resource,IR)三个部分。可配置逻辑模块CLB是FPGA 内的重要组成部分，是实现各种各样系统逻辑功能的基本单元，如加法器、组合 逻辑、时序逻辑等运算功能。可编程的输入/输出模块IOB是用来配置FPGA芯 片引脚与外部模块信号的传输方向及输出信号的驱动电流大小，通过
17、编程可以将 I/O引脚配置成输入、输出、双向以及高阻态。在FPGA中，组合逻辑电路的功能是依靠LUT和数据选择器而实现的，而 触发器仍然是实现时序逻辑电路功能的基本电路。在LUT和数据选择器的基础 上，适当增加触发器，就可构成既能够实现组合逻辑功能又可以实现时序逻辑电 路的功能的数字系统LUT本质上就是一个静态存储器(SRAM)，在目前的FPGA 中广泛使用4个输入、1个输出的LUT，从而每一个LUT就可以看成一个具有 4根地址线的16*1位的SRAM。当用户通过原理图或硬件描述语言描述一个逻 辑电路以后，开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写 入RAM中，这样每输入一个信
18、号进行逻辑运算就等于输入一个地址进行查表， 找出地址对应的内容，然后输出即可。1.4本文内容简介本文内容分为4个章节，第一章阐述了现代通信的发展以及与本系统设计相 关的软件和FPGA的介绍。第二章主要论述了与本系统设计相关的基本原理的介 绍如采样定理、PCM编码、时分复用和PCM 一次群帧结构。第三章介绍了系统 设计硬件和软件的具体实现过程。第四章主要记录了调试过程中系统测试的参数 和设计的结果。1.5实施过程简介从本学期开始时，就开始着手毕业设计工作，经赵仕良老师每一周的讲解， 大致明白系统设计的工作流程。于是就在Quartus II中开始编写模块程序，每一 个模块的设计都是采用虚拟的数据进
19、行波形仿真，确定该模块时序与仿真结果的 正确无误后，再编写下一个模块程序的思路。最后在逐级连接起来进行仿真，以 保证程序设计的无误。因波形仿真是为了确保各个时序的无误，故仿真时输入的 数据时随意的，所以在FPGA各个模块的介绍时没有给出相应模块的波形仿真 图。当FPGA每个模块正确之后，就开始硬件电路的设计与制作工作。外围电路 制作完成之后就要开始调试电路的性能参数，以满足本系统设计的要求。最后将 外围硬件电路与FPGA进行联合调试，得出设计结论。1.6设计结果简介在两个拾音器接收端分别播放不同的音频，模拟信号经过一系列调理之后， 经AD采集送入FPGA中进行编码、复用和位同步码插入过程，之后
20、再传入信道， 在接收端信号，先提取位同步码信息，再进行分接过程，最后进行译码，将译码 的结果送至给DA转换器，之后再进行滤波操作，最后通过扬声器实现音频的重现。最终实现设计的目标要求。2基本原理介绍2.1模拟信号的数字化2.1.1采样定理奈奎斯特采样定理：对于带限于最高频率m的连续时间信号X，如果以 Z2%的频率进行理想采样，则错误！未找到引用源。可以唯一的由其样本 值错误！未找到引用源。来确定，并将错误！未找到引用源。fqfM定义成奈 奎斯特速率。模拟信号一般是在时间上连续的信号，经采样后得到的是一系列周 期性的冲激脉冲，并且采样之后得到的离散冲激脉冲与原始连续模拟信号的形状 并不一样。同时
21、可以证明，对一个带宽有限的连续模拟信号进行抽样时，若采样 速率足够的大，则所得到的这些采样值就能够完全代替原始的模拟信号，并且能 够由这些采样值准确地恢复出原先的模拟信号波形。因而，采样定理为模拟信号 的数字化奠定了理论基础。2.1.2量化原理采样只是将时间轴上连续的模拟信号变换成了在时间轴上离散的信号，但仍 然属于模拟信号范畴，因而必须将其经过量化才可以成为取值离散的抽样序列， 即数字信号。在原理上，量化过程可以假想认为是在一个量化器中完成的，如图 3所示。量化器的输入为m(kT)，输出信号为mkT)。但实际上，量化与编码是结合在一起完成的。m(kT)量化器mq(kT)图3量化器2.1.3
22、A律13折线量化的过程可以分为均匀量化和非均匀量化两种形式。假设模拟信号的电压取值范围在m和n之间，量化电平数为M，则在采用均匀量化的量化间隔为. m - nAv =M平均信号的量化信噪比为(S ) s/m、(2)o I = 20log M = 20log 2n = 6n (dB)E N1010(2)式也称为6dB原理，其中n为编码位数,n = log10M。故量化信噪比随着 量化电平数M的增大而改善提高。然而在实际的工程应用中，对于给定的量化器，量化电平数M和量化间隔 错误！未找到引用源。是确定，所以量化噪声N也是确定的，但是信号的强度 可能会随着时间的变化而变化，当信号小时，信噪比就会小。
23、为了改善小信号的 量化信噪比，在实际应用中常常采用非均匀量化。在非均匀量化时，量化间隔是随模拟信号采样值的不同而变化。当信号采样 值小时，量化间隔也很小；信号采样值大时，量化间隔也变大。在实际应用中， 非均匀量化在其量化之前，先将信号的采样值压缩，再进行均匀量化。关于电话语音信号的压缩特性，ITU制定A压缩律和错误！未找到引用源。压 缩律两种建议以及相应的近似算法13折线法和15折线法。目前，我国大陆就采 用A压缩律及相对应的13折线法。A压缩律是指符合一定表达式的对数压缩规律Ax(3)1 + ln A y = F0F1F2F3F4F5F6F7F8F9F10F11F12F13F14F15一一
24、J _TSTSTSTSTSTSTSTSTSTSTST0TST2TST4T5T6T7T8T9T0TS222324T5T627T8T9T032个时隙31I偶帧 TS0话路(CH1CH15)话路(CH16CH30)信令10 1,奇帧TS0H Jill保留8b图8 PCM 一次群帧结构3系统设计介绍3.1总体框图本系统设计是基于FPGA的两路语音PCM的时分复用，其总体原理框图如 图9所示。通过前端采集电路，对采集的语音信号进行一些放大、滤波、抬升等 处理；然后再利用不同的采样脉冲对其进行分别采样，将采样的结果再送至 FPGA中做PCM算法处理，将处理后的二进制数据流再传送至信道中；在接收 端先将接收
25、到的二进制数据流作PCM译码分析，将译码的结果送入D/A转换器 中，经过转换后得到的模拟信号再通过带通滤波器进行滤波处理，最后送入功率 放大器中通过扬声器重现出来。图9系统总体原理框图本系统的PCM编码完全根据PCM的原理采用13折线法通过硬件描述语言实现，没有使用现有的PCM编码芯片。同样，其时分复用的设计是依据数据选 择器在不同的时间段内选择不同路的信号通过，最后实现时分复用。3.2外围硬件电路的介绍3.2.1拾音电路拾音器采用驻极体式话筒，驻极体话筒具有体积小、结构简单、电声性能好、 价格低的特点，属于最常用的电容话筒。由于输入和输出阻抗很高，所以要在这 种话筒外壳内设置一个场效应管作为
26、阻抗转换器，为此驻极体电容式话筒在工作 时需要提供直流工作电压。拾音器应用电路如图10所示。图10拾音器应用电路3.2.2仪用放大器由于驻极体麦克风获得的语音信号非常微弱，故本设计系统中采用AD620 仪用放大器对语音信号进行放大,AD620是一款具有低成本、高精度、低失调电 压和低失调漂移特性的仪表放大器，仅需要一个外部电阻来设置增益，增益范围 由11000错误！未找到引用源。可变。与传统的三运算放大器相比具有低功耗 的特点，因而非常适用于低电压、低功耗的场合下。其应用电路如图11所示， 为了满足整个系统设计的要求与性能，本电路的增益由电位器W1决定。图11 AD620应用电路3.2.3带通
27、滤波器滤波器是一种能使有用频率信号通过同时抑制（或衰减）无用频率信号的器 件。由于语音信号的频谱范围为错误！未找到引用源。，该模块的作用主要是滤 出语音信号频谱之外的频率成分，同时为了防止频谱混叠和提高信噪比。该带通 滤波器上下截止频率之比为3400300 11.3 2，这是一个宽带滤波器，无法采 用一般的带通滤波器设计方法来实现，故只能采用低通滤波器与高通滤波器级联 的方法来实现该频段的滤波，而在本设计中，采用巴特沃斯滤波器设计方法来设 计该滤波器，其中使用TL082双运算放大器来设计该带通滤波器，其电路图如 图12所示。图12带通滤波器电路3.2.4抬升电路由于本系统的AD转换芯片的模拟输
28、入电压设计的是正电压，因而需要将模 拟信号进行抬升，使其电压值为非负的。抬升的原理实质上就是一个模拟加法器， 将模拟信号与直流电压相加，则就可以得到非负的电压。抬升电路的应用电路图 如图13所示，改变电位器W5的阻值，就可以控制输出的电压值。图13带通滤波器电路3.2.5 A/D转换电路A/D转换是该系统设计中重要的环节之一，AD574是一款12位逐次比较型 的A/D转换器，它具有精度高、转换速度快、功耗低、自动校零和自动极性转 换的功能。根据其芯片手册，AD574的真值表如表3所示。表3AD574真值表CECR / C12/8错误！ 未找到引 用源。工作状态0XXXX禁止X1XXX禁止100
29、X0启动12位转换100X1启动8位转换101+5VX12位并行输出1010V0高8位并行输出1010V1低4位并行输出根据其真值表，在本设计中，只需控制该芯片的读转换控制端（R / C错误！ 未找到引用源。），其余的控制端使其选择数据输出格式为12位的使能电平即可。 同时模拟信号的输入幅度范围为错误！未找到引用源。010V、错误！未找到 引用源。-5+ 5V，在这里我们选择错误！未找到引用源。这个档位，故每毫 伏对应的数据为0.4096。AD574的应用电路如图14所示。图14 AD574的应用电路本系统的D/A是具有采用8位分辨率的DAC0832转换集成芯片，其接口简 单、转换控制容易等优
30、点，在各种各样的系统中得到广泛应用。它的工作模式有 直通、单缓冲和双缓冲三种方式。在本系统设计中采用可控的精密稳压源TL431 提供2.5V的参考电压，同时DAC0832的所有使能端均使其有效，只需将数据送 入转换芯片就可以得到模拟信号。其应用驱动电路图如图15所示。图15 DAC0832应用电路3.2.7功率放大器为了驱动8。的扬声器，则应该考虑使用功率放大电路来放大语音信号的功 率。本设计中选择集成功放LM386构建一个功率放大器，LM386是一种音频集 成功放，具有自身功耗低、增益可调整、电源电压范围大、外接元件少和总谐波 失真度小等优点的功率放大器。LM386的应用电路如图16所示，其
31、增益由电位 器W1控制。图16 LM386应用电路3.3基于FPGA的模块设计3.3.1系统时钟的设计本系统采用的可编程逻辑器件FPGA的型号是Cyclone II系列 EP2C5T144C8N,最小系统板的晶振频率是50MHz。为了得到系统中所需要的 各种时钟，就必须对晶振频率进行分频，首先利用内部集成锁相环模块将其5 分频得到10MHz，再利用Verilog HDL语言编写的分频器将其进行52分频得到 192KHz的时钟，最后将192KHz的时钟依次进行12分频、2分频得到两路时 钟，它们的频率分别为16KHz和8KHz。其中8KHz的时钟主要用于采样和数 据选择器模块；16KHz的时钟用
32、于PCM编码模块、插入位同步码模块；192KHz 的时钟用于串并转换的工作和位同步码检测模块。系统时钟设计框图如图17 所示，时序仿真图如图18所示。Simulation WaveformsSinlitica tde: Tiling* -图18时序仿真图3.3.2前端模块设计前端模块由数据选择模块、PCM编码模块、位同步码插入模块和并行数据 转串行数据模块四部分构成，它的主要作用是为了实现两路语音信号的采集和 PCM编码过程。系统前端各个模块连接框图19如图所示。afckirak_50M0 192K 168Kirst3aheiCH111.虹CH211.0PTNPTTS逐K OUT11.(CH1
33、11.0CH211.0paita!deriCk Out-IE In23.0irstouipUT ObiOUTPUT】 O323.0OUIPlirst5OUTP图19前端模块原理框图数据选择模块就是将AD采集到的两路12位数据依据8KHz时钟频率的高 低电平将数据经过两个通道送入FPGA中去。数据选择器模块的方框图如图20 所示。当时钟为高电平时，选择CH1通道；当时钟为低电平时，选择CH2通道。choiceSel8KCH111.0vccTINPUTVCCINPUTSel 8KVCCOUT11.0CH111.0CH211.0OUTPUTinst5图20数据选择器模块PCM编码模块的作用就是将12
34、位数据按照PCM13折线法编码的原理将其 编码得到8位二进制数据。PCM编码模块的方框图如图21所示。该模块的时钟 为16KHz，当时钟上升沿来临时，将输入的12bit并行数据进行编码得到8bit并 行数据；并且当两个通道的数据都经历了第一次编码之后，输出端EN就为高电 平（初始状态EN输出为低电平），以便下一个模块检测出该信号。Pcm codeClk16KVCCIClk_16KOUT7.0IN11.0ENI OutputI out7.0outputI ENinst7图21 PCM编码模块位同步码插入模块就是在编码之后得到的每8位二进制数据的基础上第0位的前面插入连续的4位1，以便在接收端能够
35、准确判断出每一个码元的起始位 置，因而形成了 1帧数据包含了两个12位二进制数据。位同步码插入模块的方 框图如图22所示。该模块的时钟频率为16KHz，并且只有当输入端IE为高电平 时，该模块才使能工作。同时第一帧数据处理完之后，输出端OE才输出高电平（初始状态OE输出为低电平）。ClkIn7.0IEINPUIVCCIINPUTVCCI：INP|_ITVCCsyncodeClkOEIn7.0Out23.0IEinst10OUIPUI OEOUTPUT Out23.0图22位同步码插入模块并行转串行模块就是将得到的2个12位并行数据转换成24位串行的二进制 流（即1帧数据为24bit）以便在信道
36、中传输，同时由于采样频率为8KHz，故串 行数据的传输速率为192Kb/s。并行转串行模块的方框图如图23所示。该模块 的时钟频率为192KHz，当IE为高电平时，该模块使能工作。图23并行转串行模块3.3.3后级模块设计在接收端，系统由位同步码检测模块、串行数据转并行数据模块以及PCM 译码模块三部分构成。其系统后级各个模块连接框图如图24所示。图24后级模块原理框图由于信道中数据的传输速率为192Kb/s，故位同步码检测模块的工作频率为 192KHz。位同步码检测模块的工作主要是检测到连续的4个1即检测4帧数据， 以便正确判断出两路语音信号的起始位置，从而提取出两路语音信号。检测成功 之后
37、，该模块就交替输出两路数据，当OA路输出时，ENA输出高电平为串并 转换模块作使能信号；反之，当OB路输出数据时，ENB输出高电平。位同步 码检测模块的方框图如图25所示。串行数据转并行数据模块的主要任务是将提取的两路语音信号（此时每路信 号是一帧数据为8bit）转换成8位并行数据（此数据为PCM编码之后的值）输出 给PCM译码模块。该模块的工作频率为192KHz，当EN使能端为高电平时，该 模块就将输入的8bit数据转换为8bit的并行数据。串行数据转并行数据模块的 方框图如图26所示。UUIPUI I Out7.0图26串行数据转并行数据模块PCM译码模块就是根据PCM原理将其数据译码成8
38、位的语音数据，再传送 给DA转换芯片，供其产生出模拟的语音信号。该模块的时钟频率为8KHzPCM 译码模块的方框图如图27所示。图27 PCM译码模块3.3.4同步时钟的提取本系统设计中位同步时钟的提取是依靠数字锁相环来实现的。数字锁相环主 要由数字鉴相器（DPD）、数字环路滤波器（DLF）、数控振荡器（DCO）和分频 器四个基本单元组成。数字锁相环原理框图如图28所示。图28数字锁相环基本组成原理框图数字鉴相器在每一个周期内将输入信号与本地估算信号（输出信号）进行异 或，得出相位差，然后将相位差信号经过处理产生进位脉冲或借位脉冲，再将进 位脉冲或借位脉冲送数字环路滤波器用于改变数控振荡器的相位和周期，当环路 达到稳定时，锁定环路，输出信号与输入信号频差为0，相位差恒定。数字环路滤波器一
