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1、第七章 半导体存储器和可编程逻辑器件,1,概述ROMRAMPLDCPLD和FPGA,1.概述能存储大量二值信息的器件一般结构形式,单元数庞大输入/输出引脚数目有限,分类1、从存/取功能分：只读存储器(Read-Only-Memory）随机读/写（Random-Access-Memory）2、从工艺分：双极型MOS型,2.ROM 掩模ROM结构,工作原理,概念：存储矩阵的每个交叉点是一个“存储单元”，存储单元中有器件存入“1”，无器件存入“0”字线和位线存储器的容量：“字数 x 位数”,掩模ROM的特点：出厂时已经固定，不能更改，适合大量生产简单，便宜，非易失性,PROM（可编程ROM）,总体结
2、构与掩模ROM一样，但存储单元不同,写入时，要使用编程器。,EPROM（可擦除的可编程ROM）,总体结构与掩模ROM一样，但存储单元不同用紫外线擦除的PROM（UVEPROM）,电可擦除的可编程ROM（E2PROM）总体结构与掩模ROM一样，但存储单元不同,存储单元数据的擦除和写入都是利用隧道效应，通过高压脉冲向浮置栅充，放电实现。,快闪存储器（Flash Memory）类似SIMOS管,编程和擦除操作不需要使用编程器，写入和擦除的控制电路集成于存储器芯片中,用ROM 存储器实现组合逻辑函数,基本原理从ROM的数据表可见：若以地址线为输入变量，则数据线即为一组关于地址变量的逻辑函数,地址译码电
3、路是与逻辑阵列，而且是全译码；存储矩阵是或逻辑阵列。,举例：用位的ROM 设计一个将两个位二进制数相乘的乘法器电路。,点阵图,3.RAM（随机存储器）,SRAM（静态随机存储器）结构与工作原理,举例：一个位RAM,SRAM 的静态存储单元（基于SR锁存器）,六管CMOS管组成静态存储单元。,T1T4为SR锁存器，T5、T6为门控管；,Xi=1时，所在行被选中，T、T导通，锁存器的Q和Q端与位线Dj、Dj接通；,Yj时，所在列被选中，Tj、Tj导通，该列存储单元和读写控制电路接通。,DRAM（动态随机存储器）动态存储单元是利用MOS管栅极电容可以存储电荷的原理,存储单元以T及其栅极电容C 为基础
4、构成，数据存于栅极电容C 中。若电容C 充有足够的电荷，使T导通，这一状态为逻辑，否则为逻辑。数据经T5由Do输出。进行写操作时，RW为低电平，由于Yj为高电平，T导通，输入数据Di经T并由写入刷新控制电路反相，再经T写入到电容器C 中。这样，当输入数据为 时，电容充电；而输入数据为 时，电容放电。,RAM存储器容量的扩展,位扩展方式适用于每片RAM,ROM字数够用而位数不够时接法：将各片的地址线、读写线、片选线并联即可,字扩展方式,适用于每片RAM,ROM位数够用而字数不够时,4.PLD（可编程逻辑器件）,可编程逻辑器件（Programmable Logic Device）是从20世纪70年
5、代初发展起来的一种新型逻辑器件，发展过程中，先后出现了PROM、PLA、PAL、GAL、CPLD、FPGA等类型。随着微电子技术、超大规模集成电路技术、计算机辅助设计（CAD）技术的进步和发展，PLD器件功能越来越强大，应用越来越广泛。,按照器件内部的集成度分为：简单PLD和复杂PLD 按照器件内部的结构特点分为：阵列型PLD和现场可编程门阵列FPGA,简单PLD（PROM、PLA、PAL、GAL）与或阵列型PLD CPLD现场可编程门阵列FPGA,分类,PLD 的基本电路结构和电路表示方法,PLD 的基本电路结构,PLD 的逻辑符号表示方法,输入缓冲器表示方法,与门和或门的表示方法,（a）与
6、门（b）输出恒等于0的与门（c）或门,（d）互补输出的缓冲器（e）三态输出的缓冲器（f）由编程数据控制的数据选择器,F A B AB,F A B AB,F AB,PAL（可编程阵列逻辑 Programmable Array Logic）,20世纪70年代末美国的单片存储器公司MMI率先推出PAL。采用双极型熔丝工艺，只能编程一次；由可编程的与门阵列、固定的或门阵列和输出电路组成；具有多种输出结构。,PAL的基本电路结构,A,D,未编程：,编程后：,PAL的多种输出结构,根据PAL器件输出电路结构和反馈方式的不同，可将它们分成专用输出结构、可编程输入/输出结构、寄存器输出结构、异或输出结构、运算
7、选通反馈结构等。,（一）专用输出结构,具有互补输出的专用输出结构,（二）可编程输入/输出（可编程I/O）结构,PAL的可编程输入/输出结构,（三）寄存器输出结构,通过反馈建立起Qn与Qn+1之间的逻辑关系。,（四）带有异或门的输出结构（1）,可编程输入端XOR控制输出极性,XOR=0，Y与S同相；XOR=1，Y与S反相；,（四）异或输出结构（2）,在寄存器输出结构基础上增加异或门实现输出极性可控。,B=1，D1与A反相,10,0 11 1,B=0，D1与A同相,01,0 01 0,说明,D1,A B,A,B,（五）运算选通反馈结构,在异或输出结构基础上增加一组反馈逻辑电路，从而产生（A+B）、
8、（A+B）、（A+B）、（A+B）4个反馈量。,GAL（通用阵列逻辑(General Array Logic）,1985年，LATTICE公司在PAL结构基础上生产出的新一代可编程逻辑器件。采用E2 CMOS工艺，可电擦除；使用电子标签技术对器件的编程资料进行管理。由可编程的与门阵列、固定的或门阵列和输出电路组成。每个输出位线上都具有相同的可编程输出结构输出逻辑宏单元（OLMC）；采用结构控制字方式，实现OLMC输出组态配置。,GAL的电路结构（以GAL16V8为例）,8个输入数据缓冲器 8个反馈缓冲器 8个输出三态缓冲器 1个时钟输入缓冲器 1个输出使能缓冲器 8个OLMC32行64位的与阵
9、列,可编程的与阵列,1个OLMC内有1个或门,编程单元,9.4.2 GAL的输出逻辑宏单元(OLMC),D触发器存储异或门的输出信号,乘积项多路开关（2选1）AC0AC1(n)=1，选中“地”；AC0AC1(n)=0，选中“第1个与项”,AC0、AC1(n)、XOR(n)、AC1(m)均为结构控制字中的一位数据，通过对结构控制字编程，可以设定OLMC的工作模式。,三态多路开关（4选1）用来从VCC、地、OE、第一与项中选择1个作三态使能,OLMC的5种工作模式 结构控制字中的SYN、AC0、AC1(n)、XOR(n)的状态指定了OLMC的工作模式。,专用输入模式,专用组合输出模式,反馈组合输出
10、模式,时序电路中的组合输出模式,寄存器输出模式,只要给GAL写入不同的结构控制字，就可以得到不同模式的输出电路结构。,5 CPLD和FPGA（复杂可编程逻辑器件Complex Programmable Logic Device和现场可编程门阵列Field Programmable Gate Array）,由GAL发展而来的大规模可编程逻辑器件（基本上是GAL的扩充），采用CMOS和可擦除E CMOS工艺（具有非易失性），延迟固定。,CPLD 的结构,基于乘积项的CPLD 结构,CPLD 的逻辑实现原理,FPGA 的基本结构,由若干独立的可编程逻辑模块排列成行列方阵（可编程逻辑模块采用查找表技术实现组合逻辑），采用SRAM工艺（具有易失性），延迟不固定。,基于查找表的FPGA 的结构,FPGA内部的互连资源,布线,开关矩阵SM,可编程连接点PIP,开关矩阵和可编程连接点,查找表的原理,查找表（lookuptable）简称LUT，本质为RAM。当用户通过原理图或HDL 语言描述了一个逻辑电路以后，CPLDFPGA 开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM，这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。,CPLD和FPGA 的开发,
