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1、第5章,组合电路时序分析与自动化设计,5.1 传统数字电路设计技术存在的问题,1.低速。2.设计规模小。3.分析技术无法适应需要。4.效率低成本高。5.可靠性低。,6.体积大功耗大。7.功能有限。8.无法功能升级。9.知识产权不易保护。,5.2 现代数字系统自动设计流程,5.2.1 设计输入,图5-1 应用于FPGA/CPLD的EDA开发流程,5.2.1 设计输入,5.2.2 硬件描述语言,硬件描述语言VHDL和VerilogHDL在现在EDA设计中使用最多，也拥有几乎所有的主流EDA工具的支持。,VHDL在电子设计领域得到了广泛应用。能将以VHDL语言描述数字系统的程序“翻译”成数字电路结构
2、图文件的软件工具称为VHDL综合器。,5.2.3 综合,图5-2 计算机软/硬件描述语言编译/综合工具的不同之处,5.2.4 适配,图5-1 应用于FPGA/CPLD的EDA开发流程,5.2.5 时序仿真与功能仿真,5.2.6 编程下载,5.2.7 硬件测试,5.3 QuartusII简介,图5-3 Quartus II设计流程,5.4 原理图输入设计实例,5.4.1 电路原理图编辑输入,图5-4 选择编辑文件类型,（1）新建一个文件夹。,（2）打开原理图编辑窗。,5.4.1 电路原理图编辑输入,图5-5 打开原理图编辑窗,（2）打开原理图编辑窗。,图5-6 调入需要的宏功能元件（Symbol
3、）74138,（3）编辑构建电路原理图。,图5-7 示例电路图,（3）编辑构建电路原理图。,（4）文件存盘。,图5-8 利用“New Preject Wizard”创建工程EXAMP1,5.4.2 创建工程,（1）打开建立新工程管理窗。,图5-9 将所有相关的文件都加入进此工程,5.4.2 创建工程,（2）将设计文件加入工程中。,图5-10 选择目标器件EP2C8Q208C8,5.4.2 创建工程,（3）选择目标芯片。,图5-11 EXAMP1工程管理窗,5.4.2 创建工程,（4）工具设置。,（5）结束设置。,图5-12 74138的真值表,5.4.3 功能分析,图5-13 选择目标器件EP
4、2C5T144C8,5.4.4 编译前设置,（1）选择FPGA目标芯片。,图5-14选择配置器件的工作方式,5.4.4 编译前设置,（2）选择配置器件的工作方式。,图5-15 选择配置器件型号和压缩方式,（3）选择配置器件和编程方式。,（4）选择目标器件闲置引脚的状态。,（5）双功能引脚选择。,图5-16 全程编译后出现报错信息,5.4.5 全程编译,图5-17 选择编辑矢量波形文件 图5-18 波形编辑器,5.4.6 逻辑功能测试,（1）打开波形编辑器。,图5-19 设置仿真时间长度,5.4.6 逻辑功能测试,（2）设置仿真时间区域。,图5-20 vwf激励波形文件存盘,5.4.6 逻辑功能
5、测试,（3）波形文件存盘。,图5-21 向波形编辑器拖入信号节点,5.4.6 逻辑功能测试,（4）将工程EXAMP1的端口信号名选入波形编辑器中。,图5-22设置好的激励波形图,5.4.6 逻辑功能测试,（5）编辑输入波形（输入激励信号）。,图5-23 选择仿真约束和控制,5.4.6 逻辑功能测试,（6）仿真器参数设置。,图5-24 仿真波形输出,5.4.6 逻辑功能测试,（7）启动仿真器。,（8）观察仿真结果。,图5-25 AI与SO的延时波形显示,5.4.6 逻辑功能测试,（8）观察仿真结果。,5.5 硬件测试,图5-26 图5-4所示电路于EP2C5T144内的引脚锁定情况,5.5.1
6、引脚锁定,图5-27 Assignment Editor编辑器表格式引脚锁定对话框,5.5.1 引脚锁定,图5-28 选择编程下载文件和下载模式,5.5.2 对FPGA编程配置,（1）打开编程窗和配置文件。,图5-29加入编程下载方式,5.5.2 对FPGA编程配置,（2）设置编程器。,图5-30 双击选中的编程方式名,（3）硬件测试。,（4）编程配置器件。,5.6 用HDL来表述广义译码器,5.6.1 用HDL表述真值表与设计,1.HDL表述,图5-31 3-8译码器真值表图5-9的HDL的CASE语句表述,图5-32将程序变成一个可以调用的原件模块,2.将VHDL文本表述转化为电路元件,图
7、5-33选择已生成好的元件DECD38,3.完成电路设计,图5-34 将3-8译码器DECD38调入原理图编辑窗,3.完成电路设计,图5-35 用新的3-8译码器DECD38连接好电路,3.完成电路设计,4.逻辑功能测试,图5-36 表4-3的CASE语句表述,5.6.2 三人表决电路的CASE语句设计,图5-38 表决电路的仿真波形,5.6.2 三人表决电路的CASE语句设计,图5-37 表决电路,图5-39 图5-31所示的VHDL的另一种表述方法,5.6.3 用HDL对真值表的其它表述方式,1.多输出赋值端口表达方式和原理图连接方式,图5-40 用DECD38A元件连成的电路图,5.6.
8、3 用HDL对真值表的其它表述方式,1.多输出赋值端口表达方式和原理图连接方式,图5-41 多路选择器原理图,2.文字表达方式的多路选择器设计,5.6 用HDL来表述广义译码器,图5-42 8位四通道选一型多路选择器“真值表”描述,2.文字表达方式的多路选择器设计,图5-43 含条件判断情况的“真值表”表达,3.含有条件判定情况的真值表的CASE语句表述,图5-44 两个真值表合并表述 图5-45 对应电路元件符号,4.利用IF语句选择不同的真值表,实 验,5-1用译码器74LS138和与非门实现指定逻辑函数 按照5.4节的流程，使用QuartusII完成例4-6的设计。包括创建工程、在原理图
9、编辑窗中绘制图5-7电路、全程编译、对设计进行时序仿真、根据仿真波形说明此电路的功能、引脚锁定编译、编程下载于FPGA中，进行硬件测试。完成实验报告。,5-2用两片7485设计一个8位比较器 按照图4-42的电路，用两片四位二进制数值比较器7485串联扩展为8位比较器。，使用QuartusII完成全部设计和测试，包括创建工程、编辑电路图、全程编译、时序仿真及说明此电路的功能、引脚锁定、编程下载，进行硬件测试。完成实验报告。,实 验,5-3设计8位串行进位加法器 首先根据图4-37，用半加器设计一个全加器元件，然后根据图4-38，在顶层设计中用8个1位全加器构成8位串行进位加法器。给出时序仿真波
10、形并说明之、引脚锁定编译、编程下载于FPGA中进行硬件测试。完成实验报告。,5-4设计八位十进制数动态扫描显示控制电路 1.根据电路图图4-26利用QuartusII，用7448和74138宏功能元件设计实现八位十进制数动态扫描显示控制电路，并在实验系统上控制7段数码管。位选信号S2、S1、S0可以用3个键控信号手动控制。给出时序仿真波形并说明之、引脚锁定编译、编程下载于FPGA中进行硬件测试。完成实验报告。2.给出真值表，以上所有控制电路用同一CASE语句表达出来，然后硬件实现。,实 验,5-5设计一个16进制7段显示译码器 根据节，用HDL的CASE语句设计一个可以控制显示共阴7段数码管的
11、16进制码7段显示译码器。首先给出此译码器的真值表，此译码器有4个输入端：D、C、B、A。D是最高位，A是最低位；输出有8位：p、g、f、e、d、c、b、a，其中p和a分别是最高和最低位，p控制小数点。对于共阴控制，如果要显示“A”，输入DCBA=1010；若小数点不亮，则输出pgfedcba=01110111=77H。给出时序仿真波形并说明之、引脚锁定编译、编程下载于FPGA中对共阴数码管进行硬件测试。完成实验报告。提示：用输入总线的方式给出输入信号仿真数据，仿真波形示例图如下图所示。,实 验,5-6设计一个5人表决电路 1.模仿节，用CASE语句设计一个5人表决电路，参加表决者5人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。给出时序仿真波形并说明之、引脚锁定、编程下载、硬件测试。完成实验报告。2.在QuartusII上用74系列比较器重新设计这个项目。完成实验报告。,
