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1、2023/5/30,第四章 组合逻辑电路,1,二、译码器,(2)3 8 线译码器,(3)使能端的作用,1.二进制译码器,(1)2 4 线译码器,(4)用译码器设计组合逻辑电路,2.二十进制译码器,2023/5/30,第四章 组合逻辑电路,2,(1)七段数码管,(2)数字显示译码器7448,3.数字显示译码器,三、数据选择器,1.四选一数据选择器,2023/5/30,第四章 组合逻辑电路,3,二、译码器,译码：将输入的每个代码的含义“翻译”过来，给出相应的输出信号。,1.二进制译码器,2n个 n位二进制代码,(1)2 4 线译码器,2023/5/30,第四章 组合逻辑电路,4,图 4.2.5(a
2、)逻辑图,(b)简化符号,A1、A0 地址输入端；,2023/5/30,第四章 组合逻辑电路,5,表 4.2.4 24 线译码器的功能表,2023/5/30,第四章 组合逻辑电路,6,24线译码器的逻辑表达式,；器件不工作,；器件工作,图 4.2.6 双24线译码器74139的简化逻辑符号,2023/5/30,第四章 组合逻辑电路,7,(2)3 8 线译码器,图 4.2.7(a)简化符号,A2、A1、A0 地址输入端；,2023/5/30,第四章 组合逻辑电路,8,表 4.2.5 38 线译码器74138的功能表,2023/5/30,第四章 组合逻辑电路,9,38线译码器74138的逻辑表达式
3、,；器件不工作,；器件工作,(3)使能端的作用,扩展地址输入端,2023/5/30,第四章 组合逻辑电路,10,图 4.2.8(a),2023/5/30,第四章 组合逻辑电路,11,表 4.2.6 24 线译码器扩展为 38 线译码器的真值表,2023/5/30,第四章 组合逻辑电路,12,图 4.2.8(b),2023/5/30,第四章 组合逻辑电路,13,构造数据分配器,(b),图 4.2.9(a),2023/5/30,第四章 组合逻辑电路,14,(4)用译码器设计组合逻辑电路,原理：译码器每个输出端分别与某一个最小项（高电平译码）或某一个最小项非（低电平译码）相对应。,2023/5/30
4、,第四章 组合逻辑电路,15,图 4.2.10(a),2023/5/30,第四章 组合逻辑电路,16,2023/5/30,第四章 组合逻辑电路,17,图 4.2.10(b),2023/5/30,第四章 组合逻辑电路,18,例2 用74138设计一个多输出组合网络，它的输入为A、B、C三个变量，输出为下面三个函数。,2023/5/30,第四章 组合逻辑电路,19,=Y1 Y3,图 4.2.11,2023/5/30,第四章 组合逻辑电路,20,2.二十进制译码器,图 4.2.12(c),8421BCD码译码器7442,余3BCD码译码器7443,余3格雷BCD码译码器7444,A3 A0：地址输入
5、端；,2023/5/30,第四章 组合逻辑电路,21,表 4.2.7二十进制译码器 7442的功能表,2023/5/30,第四章 组合逻辑电路,22,续表,2023/5/30,第四章 组合逻辑电路,23,数字显示译 码 器,BCD码,3.数字显示译码器,七 段数码管,(1)七段数码管,半导体数码管,液 晶数码管,共阳极,共阴极,2023/5/30,第四章 组合逻辑电路,24,(a)外形图,(b)等效电路,图 4.2.13 C391E,2023/5/30,第四章 组合逻辑电路,25,(2)数字显示译码器7448,简化符号,A3A0：8421BCD输入端,YaYg：七段输出端,2023/5/30,
6、第四章 组合逻辑电路,26,图 4.2.15 015十六个字符显示,2023/5/30,第四章 组合逻辑电路,27,表 4.2.8 7448功能表,2023/5/30,第四章 组合逻辑电路,28,续表,2023/5/30,第四章 组合逻辑电路,29,图 4.2.17 用7448驱动BS201A的连接方法,1K7,2023/5/30,第四章 组合逻辑电路,30,图 4.2.18 有灭零控制的8位数码显示系统,2023/5/30,第四章 组合逻辑电路,31,三、数据选择器,图 4.2.19 数据分配器和数据选择器示意图,2023/5/30,第四章 组合逻辑电路,32,1.四选一数据选择器,图 4.2.20(c)简化符号,A1、A0：地址输入端；,D3D0：数据输入端；,Y：输出端；,2023/5/30,第四章 组合逻辑电路,33,表 4.2.9 四选一MUX的功能表,2023/5/30,第四章 组合逻辑电路,34,四选一MUX的逻辑表达式,四选一MUX的卡诺图,图4.2.24(b),2023/5/30,第四章 组合逻辑电路,35,图 4.2.21 74153的简化逻辑符号,2023/5/30,第四章 组合逻辑电路,36,作业题,4.12,
