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1、第八章 中规模集成时序逻辑电路,8-1 寄存器和锁存器,8-2 移位寄存器,8-3 计数器,8-1 寄存器和锁存器,1.寄存器通常分为两大类：,基本寄存器：存储二进制数码、运算结果或指令等信息的电路。移位寄存器：不但可存放数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移位。,2.组成：触发器和门电路。,一个触发器能存放一位二进制数码；N个触发器可以存放N位二进制数码。,3.寄存器应用举例：,(1)运算中存贮数码、运算结果。(2)计算机的CPU由运算器、控制器、译码器、寄存器组成，其中就有数据寄存器、指令寄存器、一般寄存器。,4.寄存器与存储器的区别,寄存器内存放的数码经常变更，
2、要求存取速度快，一般无法存放大量数据。存储器存放大量的数据，因此主要的要求是存储容量。,基本寄存器具有接收、存放、输出和清除数码的功能。在接收指令（在计算机中称为写指令）控制下，将数据送入寄存器存放；需要时可在输出指令（读出指令）控制下，将数据由寄存器输出。,基本寄存器,单拍工作方式基本寄存器,无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0D3，就立即被送入进寄存器中，即有：,双拍工作方式基本寄存器,功能真值表 输入 输出 CR CP D Qn+1 0 1 1 0 0 1 Qn 1 Qn,三态输出的寄存器,输出控制 CP D 输出,0 1 1,0
3、 0 0,0 0 X Qn,0 1 X Qn,1 X X 高阻,输出带有三态输出，可以直接和数字系统总线连接。,寄存器堆,用寄存器做成“寄存器堆”，又称为缓冲存储器或文件存储器。常用做存放数据的中间缓冲寄存器。,锁存器,工作过程：当G=1时，Q=D，电路接收输入数据；即当使能信号到来（不锁存数据）时，输出端的信号随输入信号变化；,当G=0时，D数据输入不影响电路的状态，电路锁定原来的数据。即当使能信号结束后（锁存），数据被锁住，输出状态保持不变。,“移位”，就是将寄存器所存各位 数据，在每个移位脉冲的作用下，向左或向右移动一位。根据移位方向，常把它分成左移寄存器、右移寄存器 和 双向移位寄存器
4、三种：,8-2 移位寄存器,根据移位数据的输入输出方式，又可将它分为串行输入串行输出、串行输入并行输出、并行输入串行输出和并行输入并行输出四种电路结构：,串入串出,串入并出,并入串出,并入并出,四位并入-串出的左移寄存器,设A3A2A1A0 1011，在存数脉冲作用下，并行输入数据，使 Q3Q2Q1Q0 1011。,D0 0,D1 Q0,D2 Q1,D3 Q2,1 0 1 1,0 1 1 0,0 1 1 0,1 1 0 0,1 1 0 0,1 0 0 0,1 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0,并入初态 Q3Q2Q1Q0 1011,左移过
5、程,用波形图表示如下：,并入初态Q3Q2Q1Q0 1011,四位串入-串出的左移寄存器,“L”即需左移的输入数据.,数据由Q3串行输出,四位串入-串出的右移寄存器,“R”即需右移的输入数据,数据由Q0串行输出,构成原理：既能左移又能右移。,给移位寄存器设置一个控制端如S，令S0 时左移；S1时右移即可。,集成组件74LS194就是这样的多功能移位寄存器。,双向移位寄存器,右移串行输入,左移串行输入,工作方式控制,0,1,1,1,1,0 0,0 1,1 0,1 1,直接清零,保 持,右移(从QA向右移动),左移(从QD向左移动),并入,QA,QB,QC,S1,1、串行并行转换：利用双向移位寄存器
6、74194、非门、锁存器进行串行并行转换。,8.2.2 移位寄存器应用实例,片I的D1D2D3011，片II的D4D5D6D71111。片I和片II的S0接1，片II的Q7反相后接到S1。则Q71时，右移；Q70时，并入。那么右移6次，第7次并入。对于锁存器，G=1时，电路接收输入；G=0时，电路锁存。片II的Q7反相后接到锁存器的G端，即Q71时，电路锁存，Q70时，电路接收数据。,0,1,1,1,1,0 0,0 1,1 0,1 1,直接清零,保 持,右 移,左 移,并 入,2、并行串行转换：,并行输入：S1 S011，其中S0 始终为1，S1 1由启动脉冲（负脉冲）实现。串行输出：S1 S
7、001，S1 0由片1和片2的Q的逻辑与实现。由于7次移动中，始终有一个Q为0，使得S1 0。,0,1,1,1,1,0 0,0 1,1 0,1 1,直接清零,保 持,右 移,左 移,并 入,3、串行输入的二进制数据至BCD码的转换,修正101,修正110,当Sn=5时，Sn+1=2Sn+X-10 Z=1,BCD码 二进制,例81：二进制8421BCD码转换电路。用JK触发器实现。本题作为参考内容。,4、脉冲分配器,1,1,0,1,0,0,0,清 零,保 持,移 动,移 动,CP,D,Cr,功 能,0,Q1,Q2,Q3中只要有一个0，则D就是1；只有当Q1,Q2,Q3全为1时，D才是0。即产生的
8、序列为1110，因此实现了4分频。,8-3 计数器,计数器的功能:,记忆输入脉冲的个数。用于定时、分频、产生节拍脉冲及进行数字运算等等。,计数器的分类:,二进制计数器和非二进制计数器。,加计数器、减计数器和可逆计数器。,同步计数器和异步计数器。,8.3.2 二进制计数器,在异步计数器中，各触发器的计数脉冲不是同一个信号，因此各个触发器状态变换的时间先后不一，故被称为“异步计数器”。,1、异步二进制加计数器：,一、异步二进制计数器,1010101010,0 0,1,0 1,0,1,1 0,1,1 1,0,0,0 0,0,1,0 1,结论：,1.各触发器间时钟不一致，所以称异步计数器；,2.Q2Q
9、1Q0各位间为二进制关系；,3.计数从000开始到111结束，然 后循环，所以称加法计数。,3位异步二进制法计数器,JK触发器构成的3位异步二进制加计数器（用CP脉冲下降沿触发）电路组成,工作原理,计数器的状态转换表,时序图,状态转换图,圆圈内表示Q2Q1Q0的状态,用箭头表示状态转换的方向,结论,如果计数器从000状态开始计数，在第八个计数脉冲输入后，计数器又重新回到000状态，完成了一次计数循环。所以该计数器是八进制加法计数器或称为模8加法计数器。,如果计数脉冲CP的频率为f0，那么Q0输出波形的频率为1/2f0，Q1输出波形的频率为1/4 f0，Q2输出波形的频率为1/8 f0。这说明计
10、数器除具有计数功能外，还具有分频的功能。,2、异步二进制减计数器,必须满足二进制数的减法运算规则：0-1不够减，应向相邻高位借位，即10-11。组成二进制减法计数器时，各触发器应当满足：每输入一个计数脉冲，触发器应当翻转一次（即用T触发器）；当低位触发器由0变为1时，应输出一个借位信号加到相邻高位触发器的计数输入端。,（1）JK触发器组成的3位异步二进制减法计数器（用CP脉冲下降沿触发）。,（2）D触发器构成的3位异步二进制减法计数器（用CP脉冲上升沿触发）。,异步二进制计数器的构成方法可以归纳为：,N位异步二进制计数器由N个计数型（T）触发器组成。,若采用下降沿触发的触发器加法计数器的进位信
11、号从Q端引出 减法计数器的借位信号从Q端引出,若采用上升沿触发的触发器加法计数器的进位信号从Q端引出 减法计数器的借位信号从Q端引出,N位二进制计数器可以计2N个数，所以又可称为2N进制计数器。,优点：电路简单、可靠,缺点：进位（或借位）信号是逐级传送的，工作频率不能太高；速度慢,异步计数器的优缺点：,3、异步二进制可逆计数器,由加减控制信号X控制：X=1：加计数X=0：减计数因此是加计数器和减计数器的组合。由于加计数器和减计数器的区别只是高位的进位或借位从Q或Q引出，因此将X、Q、Q做逻辑组合，就可以实现可逆计数功能。,高位的时钟：CP1 XQ0+XQ0 X=1:CP1=Q0 加计数 X=0
12、:CP1=Q0 减计数,同步二进制计数器,同步计数器中，各触发器的翻转与时钟脉冲同步。同步计数器的工作速度较快，工作频率也较高。,1同步二进制加法计数器,（1）设计思想：所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新。应控制触发器的输入端，可将触发器接成T触发器。当低位不向高位进位时，令高位触发器的T0，触发器状态保持不变；当低位向高位进位时，令高位触发器的T=1，触发器翻转，计数加1。,（2）当低位全1时再加1，则低位向高位进位。1110111100111110001111110000可得到T的表达式为：(T触发器:T=0,保持;T=1,翻转。),T
13、0=J0=K0=1 最低位:来一个时钟就翻转。T1=J1=K1=Q0 次低位:在最低位为1时，来时钟就翻转；否则保持。T2=J2=K2=Q1Q0 T3=J3=K3=Q2Q1Q0 高位在低位都为1时翻转，否则保持。,T0=J0=K0=1T1=J1=K1=Q0 T2=J2=K2=Q1Q0T3=J3=K3=Q2Q1Q0,2同步二进制减法计数器,（1）设计思想：所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新。应控制触发器的输入端，可将触发器接成T触发器。当低位不向高位借位时，令高位触发器的T0，触发器状态保持不变；当低位向高位借位时，令高位触发器的T=1，触发
14、器翻转，计数减1。,（2）触发器的翻转条件是：当低位触发器的Q端全1时再减1，则低位向高位借位。,1011100111100011111000011111可得到T的表达式为：,3同步二进制可逆计数器,将加法和减法计数器综合起来，由控制门进行转换，可得到可逆计数器。,X为加、减控制端X=1时，加法计数X=0时，减法计数,T0=1T1=XQ0+XQ0T2=XQ1Q0+XQ1Q0,8.3.3 中规模集成计数器,1.异步集成计数器74LS90 74LS90是二五十进制异步计数器。它包含两个独立的下降沿触发的计数器，即模2(二进制)和模5(五进制)计数器；异步清0端R01、R02和异步置9端S91、S9
15、2均为高电平有效。采用这种结构可以增加使用的灵活性。,74LS90计数器逻辑图,FA触发器是T触发器，因此是二进制计数器。FB、FC、FD是异步时序逻辑电路，用脉冲型异步时序逻辑电路的分析方法，可以得到它的功能是五进制计数器。,74LS90构成十进制计数器的两种接法(a)8421 BCD码接法；(b)5421 BCD码接法,(a)8421 BCD码接法,将二进制计数器的输出接到五进制计数器的计数脉冲输入CP，即构成了十进制的计数器。另外，由于二进制的QA是最低位，QB、QC、QD是高位，因此QD QC QB QA构成了8421的BCD码的十进制计数器。,(b)5421 BCD码接法,将五进制计
16、数器的输出接到二进制计数器的计数脉冲输入CP，即构成了十进制的计数器。另外，由于二进制的QA是最高位，QB、QC、QD是低位，QD QC QB每来五个脉冲，QA才变化一次，因此QA QD QC QB 构成了5421的BCD码的十进制计数器。,74LS90的功能表如表所示。从表中看出，当R01R02=1，S91S92=0时，无论时钟如何，输出全部清0；而当S91S92=1时，无论时钟和清0信号R01、R02如何，输出就置9。这说明清0、置9都是异步操作，而且置9是优先的，所以称R01、R02为异步清0端，S91、S92为异步置9端。,用级联（相当于串行进位）法实现N进制计数器的方法（异步）：,用
17、S0，S1，S2，SN表示输入0，1，2，N个计数脉冲CP时计数器的状态。N进制计数器的计数工作状态应为N个：S0，S1，S2，SN-1在输入第N个计数脉冲CP后，通过控制电路，利用状态SN产生一个有效置0信号，送给异步置0端，使计数器立刻置0，即实现了N进制计数。,利用脉冲反馈复位法获得N进制计数器,异步置0时状态SN出现的时间有多久？,时间极短（通常只有10ns左右）,例8-2 用7490构成九进制计数器(8421BCD码),先构成8421BCD码的10进制计数器；再用脉冲反馈法，当计数到9，即1001，令 R01 R021，使计数器复位到 QD QC QB QA 0000，计数器迅速复位
18、到0000状态，然后又开始从0000状态计数，从而实现00001000九进制计数。,例8-3 用7490构成64进制计数器(5421BCD码),2片7490分别先构成5421BCD码的10进制计数器；2片7490级联；再用脉冲反馈法，当计数到64，即10010100时，令 R01R021，使计数器迅速复位到 00000000，然后又开始从00000000状态计数，从而实现64进制计数。,同步集成计数器74161,四个主从J-K触发器构成D A:高位低位CP:时钟输入，上升沿有效CR:异步清零，低电平有效LD:同步预置，低电平有效QD QA:高位低位P、T：使能端，多片级联,1、逻辑符号,输 入
19、 输 出CPCRLDP(S1)T(S2)A B C DQA QB QC QD00 0 0 0 10A B C DA B C D110保持11 0保持111 1计数,CT74161功能表,(1).异步清零：当CR=0，输出“0000”状态。与CP无关,(2).同步预置：当CR=1，LD=0，在CP上升沿时，输出端即反映输入数据的状态,(3).保持：当CR=LD=1时，各触发器均处于保持状态,(4).计数：当LD=CR=P=T=1时，按自然二进制计数。若初态为0000,15个CP后，输出为“1111”，进位QCC=TQAQBQCQD=1；第16个CP作用后，输出恢复到初始的0000状态，QCC=0
20、,2、功能,用集成计数器构成任意进制计数器,方法：状态跳越法复位法和预置法,例 用一片74LS161构成六进制计数器。,0 0 0 1,0 0 1 0,0 0 1 1,0 1 0 0,0 1 0 1,六个 稳态,清零,1、复位法,0 1 1 0,说明：0110状态非常短暂，不能算在计数循环中。,0 0 0 1,0 0 1 0,0 0 1 1,0 1 0 0,0 1 0 1,六个 稳态,准备置零,2、置数法1：00000101,说明：0101状态占一个CP脉冲，要算在计数循环中。,1 0 1 1,1 1 0 0,1 1 0 1,1 1 1 0,1 1 1 1,六个 稳态,准备置数,2、置数法2：10101111,说明：1111状态占一个CP脉冲，要算在计数循环中。,8.28.4,
