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1、第六章 时序逻辑电路,内容提要,本章主要介绍时序逻辑电路的工作原理和分析方法及设计方法。首先讲述时序逻辑电路的功能及结构特点、分析方法和步骤，然后具体介绍寄存器、计数器等各类时序逻辑电路的工作原理和使用方法，最后介绍时序逻辑电路的设计方法。,本章重点是计数器的分析和设计,本章主要内容,6.1 概述6.2 时序逻辑电路的分析方法6.3 若干常用的时序逻辑电路6.4 时序逻辑电路的设计方法6.5 时序逻辑电路中的竞争冒险现象（自学）,6.1 概述,一、时序逻辑电路：,二、时序逻辑电路的构成及结构特点：,在任意时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状态。,时序逻辑电路的构成可
2、用图6.1.1所示框图表示,图6.1.1,特点：,1.时序逻辑电路包含组合逻辑电路和存储电路两个部分；,图6.1.1,6.1 概述,2.存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。,可以用三个方程组来描述,图6.1.1,6.1 概述,6.1 概述,图6.1.1,6.1 概述,图6.1.1,例6.1 串行加法器电路如图6.1.2所示，写出其输出方程、驱动方程和状态方程,6.1 概述,图6.1.2,解：其输出方程为,驱动方程为,状态方程为,三、时序逻辑电路的分类：,根据触发器动作特点可分为同步时序逻辑电路和异步时序逻辑电路。在同步时序逻辑电路中，存储电
3、路中所有触发器的时钟使用统一的CLK,状态变化发生在同一时刻，即触发器在时钟脉冲的作用下同时翻转;而在异步时序逻辑电路中，触发器的翻转不是同时的没有统一的CLK,触发器状态的变化有先有后。,根据输出信号的特点时序逻辑电路可分为米利（Mealy）型和穆尔（Moore）型。在米利型时序逻辑电路中，输出信号不仅取决于存储电路的状态，而且还取决于输入变量，即,6.1 概述,在穆尔型时序逻辑电路中，输出信号仅仅取决于存储电路的状态，故穆尔型电路只是米利型电路的特例而已，可表述为,6.1 概述,6.2.时序逻辑电路的分析方法,6.2.1 同步时序逻辑电路的分析方法,时序逻辑电路的分析：就是给定时序电路，找
4、出该的逻辑功能，即找出在输入和CLK作用下，电路的次态和输出。由于同步时序逻辑电路是在同一时钟作用下，故分析比较简单些，只要写出电路的驱动方程、输出方程和状态方程，根据状态方程得到电路的状态表或状态转换图，就可以得出电路的逻辑功能。,步骤：,1.从给定的逻辑电路图中写出每个触发器的驱动方程（也就是存储电路中每个触发器输入信号的逻辑函数式）；,2.把得到的驱动方程代入相应触发器的特性方程中，就可以得到每个触发器的状态方程，由这些状态方程得到整个时序逻辑电路的方程组；,3.根据逻辑图写出电路的输出方程；,4.写出整个电路的状态转换表、状态转换图和时序图；,5.由状态转换表或状态转换图得出电路的逻辑
5、功能。,6.2.时序逻辑电路的分析方法,例6.2.1 试分析图6.2.1所示的时序逻辑电路的逻辑功能，写出它的驱动方程、状态方程和输出方程，写出电路的状态转换表，画出状态转换图和时序图。,6.2.时序逻辑电路的分析方法,图6.2.1,解：(1)驱动方程：,（2)状态方程：,JK触发器的特性方程,将驱动方程代入JK触发器的特性方程中，得出电路的状态方程，即,6.2.时序逻辑电路的分析方法,(3)输出方程：,6.2.2时序逻辑电路的状态转换表、状态转换图、状态机流程图和时序图,6.2.时序逻辑电路的分析方法,从例题可以看出，逻辑电路的三个方程应该说已经清楚描述一个电路的逻辑功能，但却不能确定电路具
6、体用途，因此需要在时钟信号作用下将电路所有的的状态转换全部列出来，则电路的功能一目了然,描述时序逻辑电路所有状态的方法有状态转换表（状态转换真值表）、状态转换图、状态机流程图和时序图。下面结合上面的例题介绍这几种方法。,此电路没有输入变量，属于穆尔型的时序逻辑电路，输出端的状态只决定于电路的初态。,一、状态转换表：,6.2.时序逻辑电路的分析方法,根据状态方程将所有的输入变量和电路初态的取值，带入电路的状态方程和输出方程，得到电路次态（新态)的输出值，列成表即为状态转换表,图6.2.1,由状态转换表可知，为七进制加法计数器，Y为进位脉冲的输出端。,设初态Q3Q2Q1=000，由状态方程可得：,
7、6.2.时序逻辑电路的分析方法,二、状态转换图：,由状态转换表可得状态转换图如图6.2.2所示,6.2.时序逻辑电路的分析方法,将状态转换表以图形的方式直观表示出来，即为状态转换图,图6.2.2,三、时序图：,在时钟脉冲序列的作用下，电路的状态、输出状态随时间变化的波形叫做时序图。由状态转换表或状态转换图可得图6.2.3所示,6.2.时序逻辑电路的分析方法,图6.2.3,例6.2.2 分析图6.2.4所示的时序逻辑电路的功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。,6.2.时序逻辑电路的分析方法,图6.2.4,解：（1）驱动方程：,（2）状态方程,D触发器的特性方程为Q
8、*D，得,6.2.时序逻辑电路的分析方法,（3)输出方程：,图6.2.4,(4）状态转换表：,A0时,为4进制加法计数器,A1时,为4进制减法计数器,6.2.时序逻辑电路的分析方法,可以合成一个状态转换表为：,6.2.时序逻辑电路的分析方法,故此电路为有输入控制的逻辑电路，为可控计数器，A0为加法计数器，A1为减法计数器。,（5)状态转换图：,6.2.时序逻辑电路的分析方法,图6.2.5,四、状态机流程图（SM图）（自学）,*6.2.3 异步时序逻辑电路的分析方法,由于在异步时序逻辑电路中，触发器的动作不是同时的，故分析时除了写出驱动方程、状态方程和输出方程等外，还用写出各个触发器的时钟信号，
9、因此异步时序逻辑电路的分析要比同步时序逻辑电路的分析复杂。,例6.2.3 已知异步时序逻辑电路的逻辑图如图6.2.6所示，试分析它的逻辑功能，画出电路的状态转换图和时序图。,6.2.时序逻辑电路的分析方法,解：（1）驱动方程：,6.2.时序逻辑电路的分析方法,（2）JK的特性方程为,可得逻辑电路的状态方程：,6.2.时序逻辑电路的分析方法,(3)输出方程：,6.2.时序逻辑电路的分析方法,(4)各触发器的时钟信号：,(5)状态转换表,此电路为异步十进制计数器,6.2.时序逻辑电路的分析方法,(6)状态转换图,注：由状态转换图可知，10个状态00001001是在循环内，而其它的6个状态10101
10、111最终在时钟作用下，都可以进入此循环，具有这种特点的时序电路，称为能够自启动的时序电路。,6.2.时序逻辑电路的分析方法,（7)时序图：,6.2.时序逻辑电路的分析方法,6.3 若干常用的时序逻辑电路,6.3.1 寄存器和移位寄存器,可寄存一组二进制数码的逻辑部件，叫寄存器，是由触发器构成的，只要有置位和复位功能，就可以做寄存器，如基本SR锁存器、D触发器、JK触发器等等。一个触发器可以存1位二进制代码，故N位二进制代码需要N个触发器。,根据存放数码的方式不同分为并行和串行两种：并行方式就是将寄存的数码从各对应的输入端同时输入到寄存器中；串行方式是将数码从一个输入端逐位输入到寄存器中。根据
11、取出数码的方式不同也可分为并行和串行两种：并行方式就是要取出的数码从对应的各个输出端上同时出现；串行方式是被取出的数码在一个输出端逐位输出；根据有无移位功能寄存器也常分为数码寄存器和移位寄存器。,一、寄存器（数码寄存器）,6.3.1 寄存器和移位寄存器,74LS75是由同步SR触发器构成的D触发器构成的，电路图如图6.3.1所示。由于在CP1期间，输出会随D的状态而改变,图6.3.1,由于D触发器是由同步SR触发器构成的，故在时钟clk1期间，Q 随D 改变,RD为清零端,此寄存器为并行输入/并行输出方式。在CLK时，将D0 D3数据存入，与此前后的D状态无关，而且由异步置零（清零）功能。,6
12、.3.1 寄存器和移位寄存器,74HC175为由CMOS边沿触发器构成的4位寄存器，其逻辑电路如图6.3.2所示。,图6.3.2,其中：,D0 D3为并行数据输入端；,CLK为寄存脉冲输入端,移位寄存器不仅具有数码存储功能，还具有移位的功能，即在移位脉冲的作用下，依次左移或右移。故移位寄存器除了寄存代码外，还可以实现数据的串行并行转换、数值运算以及数据处理等。,1.由D触发器构成的4位移位寄存器（右移）：,电路如图6.3.3所示。,二、移位寄存器,6.3.1 寄存器和移位寄存器,图6.3.3,因为触发器由传输延迟时间tpd，所以在CLK到达时，各触发器按前一级触发器原来的状态翻转。,图6.3.
13、3,6.3.1 寄存器和移位寄存器,其中D1为串行输入端，D0为串行输出端，Q3 Q0为并行输出端，CLK为移位脉冲输入端,其状态表为,6.3.1 寄存器和移位寄存器,图6.3.3,其波形图为,6.3.1 寄存器和移位寄存器,2.由JK触发器构成的移位寄存器,电路如图6.3.4所示，其分析原理同上，不同的是JK触发器的寄存是在移位脉冲的下降沿发生的。,6.3.1 寄存器和移位寄存器,3.双向移位寄存器74LS194A：,(1)逻辑图形符号及功能表：如图6.3.5所示。,6.3.1 寄存器和移位寄存器,其中：,DIR数据右移串行输入端,DIL数据左移串行输入端,D0D3数据并行输入端,Q0Q3数
14、据并行输出端,S1、S0工作状态控制端,6.3.1 寄存器和移位寄存器,图6.3.6,(2)扩展：由两片74LS194A构成8位双向移位寄存器，如图6.3.6 所示,6.3.1 寄存器和移位寄存器,例6.3.1试分析图6.3.7所示电路的分频系数为多少。输出端为箭头所示。,解：分频系数为26=12,6.3.1 寄存器和移位寄存器,6.3.2 计数器,在计算机和数字逻辑系统中，计数器是最基本、最常用的部件之一。它不仅可以记录输入的脉冲个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。,计数器的分类如下：,*按计数容量分：二进制计数器、十进制计数器、六十进制等,*按时钟分:同步计数器、异步计数
15、器,*按计数过程中数字增减分：加法计数器、减法计数器和可逆计数器,*按计数器中的数字编码分：二进制计数器、二-十进制计数器和 循环码计数器等,一、同步计数器,1.同步二进制计数器,（1）加法计数器：,6.3.2 计数器,原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i 位以下皆为1时，则第i 位应翻转。,由此得出规律，若用T 触发器构成计数器，则第i位触发器输入端Ti 的逻辑式应为：,图6.3.8为4位同步二进制计数器的逻辑电路。每个触发器都是联成T 触发器。,a.驱动方程,6.3.2 计数器,b.状态方程：,T触发器的特性方程为,则状态方程为,c.输出方程：,6.3.2 计数
16、器,d.状态转换表：,6.3.2 计数器,e.状态转换图：,6.3.2 计数器,f.时序图：,6.3.2 计数器,g.逻辑功能:,(1)由于每输入16个CLK 脉冲触发器的状态一循环，并在输出端C产生一进位信号，故为16进制计数器。若二进制数码的位数为n，而计数器的循环周期为2n，这样计数器又叫二进制计数器。将计数器中能计到的最大数称为计数器的容量，为2n1.,(2)计数器有分频功能，也把它叫做分频器。若CLK脉冲的频率为 f0,则由16进制计数器的时序图可知，输出端Q0、Q1、Q2、Q3的频率为f0/2、f0/4、f 0/8、f0/16.,6.3.2 计数器,*中规模集成的4位同步二进制计数
17、器74161(74LS161):,其逻辑图形符号及功能表如图6.3.9所示。,6.3.2 计数器,注：74161和74LS161只是内部电路结构有些区别。74LS163也是4位二进制加法计数器，但清零方式是同步清零,(2)减法计数器：,6.3.2 计数器,原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i 位以下皆为0时，则第i 位应翻转。,由此得出规律，若用T 触发器构成计数器，则第i 位触发器输入端Ti 的逻辑式应为：,电路和状态表如图6.3.10所示每个触发器都是联成T 触发器。,6.3.2 计数器,(3)可逆计数器74LS191,加/减脉冲用同一输入端，由加/减控制线的高
18、低电平决定加/减计数。74LS191就是单时钟方式的可逆计数器，其图形符号和功能表如图6.3.11所示。,6.3.2 计数器,a.单时钟方式,其中：LD异步置数端；S 计数控制端 U/D加减计数控制端；C/B进位/借位输出端 D0 D3预置数输入端；Q0 Q3计数输出端,6.3.2 计数器,注：,6.3.2 计数器,CLKI计数脉冲输入端，上升沿动作;，CLKO串行时钟输出端，它等于（CLK ISC/B)，即允许计数，且当C/B=1时，在下一个CLKI上升沿到达前CLKO端有一个负脉冲输出。,74LS193为双时钟加/减计数器，一个时钟用作加法计数脉冲，一个时钟用作减法计数脉冲，其图形符号和功
19、能表如图6.3.12所示。,b.双时钟方式,6.3.2 计数器,基本原理：在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。,6.3.2 计数器,2.同步十进制计数器：,加法计数器,a.驱动方程：,6.3.2 计数器,其电路如图6.3.13所示。,图6.3.13,b.状态方程和转换图为：,6.3.2 计数器,有效循环,计数器能自启动,*中规模集成同步十进制计数器74160(74LS160):,74160(74LS160)逻辑符号和功能表如图6.3.14所示。,注：74LS160为十进制计数器，故进位脉冲是在1001时出现的，而161为十六进制，进位脉冲是在11
20、11时出现的。,6.3.2 计数器,减法计数器,基本原理：对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。,6.3.2 计数器,驱动方程：,其逻辑电路如图6.3.15所示,6.3.2 计数器,图6.3.15,状态转化图为：,6.3.2 计数器,能自启动,十进制可逆计数器74LS190：,其逻辑图形符号及功能表如图6.3.16所示。,注：74LS190为单时钟十进制可逆计数器，除了74LS190外，还有74LS168、CC4510，还有双时钟类型的74LS192、CC40192等。,6.3.2 计数器,二、异步计数器,1.异步二进制加法计数器,6.3
21、.2 计数器,原则：每1位从“1”变“0”时，向高位发出进位，使高位翻转,构成方法：触发器接成计数器形式，时钟CLK加在最低位，高位脉冲接在低位的Q 端或Q 端。在末位+1时，从低位到高位逐位进位方式工作。,图6.3.17是由JK触发器构成的异步3位二进制加法计数器的逻辑电路。波形如图所示,6.3.2 计数器,图6.3.17,异步二进制减法计数器,6.3.2 计数器,构成方法：触发器接成计数器形式，时钟CLK加在最低位，高位脉冲接在低位的Q 端或Q 端。在末位-1时，从低位到高位逐位借位方式工作。,原则：每1位从“0”变“1”时，向高位发出进位，使高位翻转,图6.3.18是由JK触发器构成的异
22、步3位二进制加法计数器的逻辑电路。波形如图所示,6.3.2 计数器,图6.3.18,2.异步十进制计数器,6.3.2 计数器,原理：在4位二进制异步加法计数器上修改而成，要跳过1010 1111这六个状态,由JK触发器构成的异步十进制计数器,其逻辑电路如图6.3.19所示，其状态表及时序图与同步十进制计数器相同。,图6.3.19,6.3.2 计数器,*二五十进制异步计数器74LS290:,其逻辑符号及功能表如图6.3.20所示,6.3.2 计数器,其逻辑符号及功能表如图6.3.21所示,6.3.2 计数器,三、任意进制计数器的构成方法,若已有N进制计数器（如74LS161)，现在要实现M进制计
23、数器,6.3.2 计数器,N进制,M进制,1.MN的情况,在N进制计数器的顺序计数过程中，若设法使之跳过（NM）个状态，就可以得到M进制计数器了，其方法有置零法（复位法）和置数法（置位法）。,6.3.2 计数器,a.置零法：,置零法适用于置零（有异步和同步）输入端的计数器，如异步置零的有74LS160、161、191、190、290,同步置零的有74LS163、162，其工作原理示意图如图所示。,若原来的计数器为N进制，初态从S0开始，则到 SM1为M个循环状态。若清零为异步清零，故提供清零信号的状态为暂态，它不能计一个脉冲，所以为了实现M进制计数器，提供清零信号的状态为SM。,6.3.2 计
24、数器,异步清零,暂态,例6.3.2 利用置零法将十进制的74160接成六进制计数器。,6.3.2 计数器,异步置零法,解：74160有效循环为00001001，由于初态为0000，故六进制为六个状态循环，即00000101，回零信号取自0110。,其接线图如图6.3.22所示，波形如图6.3.23所示,6.3.2 计数器,图6.3.23,例6.3.3 如图6.3.24所示逻辑电路是由74161构成的计数器，试分析为几进制计数器？画出状态表、状态转换图和时序图。,解：,状态表为,故由状态表可知为5进制计数器。,6.3.2 计数器,状态转换图：,时序图为,6.3.2 计数器,例6.3.4 试用置零
25、法由74LS161构成12 进制计数器，画出时序图。,解：其状态转换图如图6.3.25所示，则产生清零信号为Q3 Q2 Q1 Q0 1100,6.3.2 计数器,可实现的电路为如图6.3.26（a）所示，其时序图为（b）所示,6.3.2 计数器,注：由于清零信号随着计数器被清零而立即消失，其持续的时间很短，有时触发器可能来不及动作（复位），清零信号已经过时，导致电路误动作，故置零法的电路工作可靠性低。为了改善电路的性能，在清零信号产生端和清零信号输入端之间接一基本RS触发器，如图6.3.27所示。,6.3.2 计数器,图6.3.27,0,1,0,1,1,0,0,0,0,0,1,b.置数法：,有
26、预置数功能的计数器可用此方法构成M进制计数器。但注意74LS161(160)为同步预置数，74LS191(190)为异步预置数。,置数法的原理是通过给计数器重复置入某个数值的方法跳过（NM）个状态，从而获得M进制计数器的。为了实现M进制计数器，同步置数置数信号应由SM1产生，而异步置数应由SM产生。,6.3.2 计数器,产生预置数信号的状态,注：同步置零法的初态一定是S0，而置数法的初态可以使任何一个状态，只要跳过MN个状态即可,6.3.2 计数器,初态,产生预置信号的状态,例6.3.5 图6.3.28所示电路是可变计数器。试分析当控制变量A为1和0时电路为几进制计数器。画出各自的时序波形。,
27、6.3.2 计数器,解：置位信号为,预置数为D3D2D1D00000,由状态表可知，A0为10进制计数器，A1为12进制计数器,对应A0和A1的状态转换表为,6.3.2 计数器,其时序波形如下,6.3.2 计数器,例5.3.5 利用置数法由74LS161和74LS191构成7进制加法计数器。,解：实现的电路如下,6.3.2 计数器,6.3.2 计数器,2.MN的情况,这种情况下，必须用多片N进制计数器组合起来，才能构成M进制计数器。连接方式有串行进位方式、并行进位方式、整体置零方式和整体置数方式。,(1)串行进位方式和并行进位方式：,串行进位方式：,在串行进位方式中，以低位片的进位信号作为高位
28、片的时钟输入信号。两片始终同时处于计数状态.,6.3.2 计数器,例如采用串行进位方式，利用74LS160实现100进制计数器，其电路如图6.3.29所示。,6.3.2 计数器,图6.3.29,并行进位方式：,在并行进位方式中，以低位片的进位输出信号作为高位片的工作状态控制信号，两片的计数脉冲接在同一计数输入脉冲信号上。,例如采用并行进位方式，利用74LS160实现100进制计数器，其电路如图6.3.30所示。,6.3.2 计数器,图6.3.30,a.若要实现的M进制可分解成两个小于N的因数相乘，即MN1N2,则先将N进制计数器接成N1进制计数器和N2进制计数器，再采用串行进位或并行进位方式将
29、两个计数器连接起来，构成M进制计数器。,例6.3.6 试利用串行进位方式由74LS160构成24进制加法计数器,6.3.2 计数器,解：24可分解成46（或者38、212)，则先将两片74LS160构成4进制和6进制计数器，再连接，其实现电路如图6.3.31所示。,例6.3.7 试利用并行进位方式由74LS161构成32进制加法计数器。,解：可将32分成162(或84)，则电路如图6.3.32所示。,6.3.2 计数器,b.若要实现的M进制（如31进制）不可分解成两个小于N的因数相乘，则要采用整体置零法或整体置数法构成,6.3.2 计数器,（2)整体置零方式和整体置数方式,首先将两片N进制计数
30、器按串行进位方式或并行进位方式联成NN M 进制计数器，再按照NM的置零法和置数法构成M进制计数器。此方法适合任何M进制（可分解和不可分解）计数器的构成。,例6.3.8 利用74LS160接成29进制计数器。,解：采用整体置零法的实现电路如图6.3.33(a)所示，采用整体置数法的实现电路如图6.3.33(b)所示,6.3.2 计数器,例5.3.7 试利用置零法和置数法由两片74LS161构成53进制加法计数器。,解：若由74LS161构成53进制计数器，其构成的256进制实际为二进制计数器(28),故先要将53化成二进制数码，再根据整体置数法或整体置零法实现53进制。,6.3.2 计数器,（
31、53)D（110101)B,利用整体置数法由74LS161构成53进制加法计数器如图6.3.34所示。,6.3.2 计数器,例6.3.8 试用一片74LS290分别接成8421异步十进制计数器、5421异步十进制计数器和异步六进制计数器。,6.3.2 计数器,解：(1)8421异步十进制计数器：将CLK1和Qo相接，计数脉冲由CLKo输入，从由Q3Q2Q1Q0输出，即为8421异步十进制计数器。,图6.3.35就是其连接电路及状态表。,6.3.2 计数器,(2)5421码异步十进制计数器：,将Q3与CLK0相接，计数脉冲由CLK1输入，从Q0Q3Q2Q1输出则为5421码十进制计数器，,6.3
32、.2 计数器,其实现电路与状态表如图6.3.36所示。,6.3.2 计数器,(3)异步6进制计数器：,先将74LS290构成8421异步十进制计数器，再利用置零端和置九端构成异步六进制计数器。其实现电路如图6.3.37所示。,6.3.2 计数器,四、移位寄存器型计数器,1.环形计数器,电路如图6.3.38所示，将移位寄存器首尾相接，则在时钟脉冲信号作用下，数据将循环右移。,6.3.2 计数器,图6.3.38,设初态为1000,则其状态转换图为,6.3.2 计数器,注：此电路有几种无效循环，而且一旦脱离有效循环，则不会自动进入到有效循环中，故此环形计数器不能自启动，必须 将电路置到有效循环的某个
33、状态中。,6.3.2 计数器,图5.3.39为能自启动的环形计数器的电路,与图6.3.38所示电路相比，加了一个反馈逻辑电路。,其状态方程为,则可画出它的状态转换图为,6.3.2 计数器,有效循环,1.环形计数器结构简单，不需另加译码电路；2.环形计数器的缺点是没有充分利用电路的状态。n位移位寄存器组成的环形计数器只用了n个状态，而电路共有2n个状态。,2.扭环形计数器,移位寄存器型计数器的结构可表示为图6.3.40所示的框图形式。,其反馈电路的表达式为,6.3.2 计数器,环形计数器是反馈函数中最简单的一种，其D0=Qn1,图6.3.41为环扭形计数器（也叫约翰逊计数器），其D0=Q3,6.
34、3.2 计数器,图6.3.41,其状态转换图为,此电路不能自启动！,为了实现自启动，则将电路修改成图6.3.42所示电路。,6.3.2 计数器,其状态转换表为,6.3.2 计数器,a.n位移位寄存器构成的扭环型计数器的有效循环状态为2n个，比环形计数器提高了一倍;b.在有效循环状态中，每次转换状态只有一个触发器改变状态，这样在将电路状态译码时不会出现竞争冒险现象;c.虽然扭环型计数器的电路状态的利用率有所提高，但仍有2n2n 个状态没有利用。,扭环型计数器的特点,6.3.3*顺序脉冲发生器,在一些数字系统中，有时需要系统按照事先规定的顺序进行一系列的操作，这就要求系统的控制部分能给出一组在时间
35、上有一定先后顺序的脉冲信号，能产生这种信号的电路就是顺序脉冲发生器。,1.由移位寄存器构成：,可以由移位寄存器构成环形计数器，它就是一个顺序脉冲发生器。,电路和波形如图6.3.43所示,注：此电路的特点是结构简单，不需译码电路，缺点是所用触发器的数目比较多，而且需采用自启动反馈逻辑电路。,6.3.3*顺序脉冲发生器(计数器的应用）,2.由计数器和译码器构成的顺序脉冲发生器,图6.3.44为由74LS161构成的8进制计数器和38译码器构成的顺序节拍脉冲发生器,6.3.3*顺序脉冲发生器(计数器的应用）,图6.3.44,输出波形如图所示,6.3.4*序列信号发生器(计数器的应用）,在数字信号的传
36、输和数字系统的测试中，有时需要用到一组特定的串行数字信号，这样的信号称为序列信号，产生序列信号的电路称为序列信号发生器。,构成序列信号发生器的方法很多，现介绍两种,1.由计数器和数据选择器构成,此电路比较简单和直观，若产生一个8位序列信号为00010111(时间顺序为自左向右），则可用一个8进制的计数器和一个8选1数据选择器来实现，,图6.3.45,其电路及状态转换表如图6.3.45所示。,6.3.4*序列信号发生器(计数器的应用）,例6.3.9 给定3线8线译码器74LS138和4位二进制同步加法计数器74LS161以及与非门，要求组成12节拍顺序脉冲发生器。,解：将4位十六进制加法计数器7
37、4LS161构成12进制计数器，将74LS138构成4线16线译码器，再连线即可构成12节拍顺序脉冲发生器。其电路如图6.3.46所示。,6.3.4*序列信号发生器(计数器的应用）,例6.3.10 试分析图6.3.47所示电路的逻辑功能，要求写出电路的输出序列信号，说明电路中JK触发器的作用。,6.3.4*序列信号发生器(计数器的应用）,解：本例题是一序列信号，发生器，74LS161构成8进制计数器74LS151构成序列信号输出网络，JK触发器起输出缓冲作用，防止输出出现冒险现象。其输出状态表如下,6.3.4*序列信号发生器(计数器的应用）,6.4.1 同步时序逻辑电路的设计方法,步骤：,一、
38、逻辑抽象，得出电路的状态转换图或状态转换表,1.分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量；,2.定义输入、输出逻辑状态和每个电路状态的含义，并将电路状态顺序编号；,3.按照题意列出电路的状态转换表或画出电路的状态转换图。,6.4 时序逻辑电路的设计方法,二、状态化简,若两个电路状态在相同的输入下有相同的输出，并且转换到同样的一个状态去，则称这两个状态为等价状态。等价状态可以合并，这样设计的电路状态数少，电路越简。,6.4.1 同步时序逻辑电路的设计方法,三、状态分配,状态分配也叫状态编码,a.确定触发器的数目n；b.
39、确定电路的状态数M，应满足2n1M2n;c.进行状态编码，即将电路的状态和触发器状态组合对应起来。,a.选定触发器的类型；b.由状态转换图（或状态转换表）和选定的状态编码、触发器的类型，写出电路的状态方程、驱动方程和输出方程。,五、根据得到的方程式画出逻辑图,六、检查设计的电路能否自启动,若电路不能自启动，则应采取下面措施：a.通过预置数将电路状态置成有效循环状态中；b.通过修改逻辑设计加以解决。,四、选定触发器的类型，求出电路的状态方程、驱动方程和输出方程,6.4.1 同步时序逻辑电路的设计方法,同步时序逻辑电路设计过程框图如图6.4.1所示。,6.4.1 同步时序逻辑电路的设计方法,例6.
40、4.1 试设计一个带有进位输出端的十三进制计数器。,解：确定输入输出变量：由于电路没有输入变量，故属于穆尔型同步时序电路。设进位输出信号为C，有进位输出为C1，无进位输出时C0。,给出状态转换图：根据题意，M13，其状态转换图如图6.4.2所示。,6.4.1 同步时序逻辑电路的设计方法,给出状态表：由于M13,故应取n=4，取其中的13个状态，不能再简化。按十进制数取00001100十三个状态，其状态表为,6.4.1 同步时序逻辑电路的设计方法,写出输出端的状态方程：,6.4.1 同步时序逻辑电路的设计方法,根据状态表得出其各输出次态的卡诺图如下,各输出端的卡诺图及状态方程如下,6.4.1 同
41、步时序逻辑电路的设计方法,6.4.1 同步时序逻辑电路的设计方法,6.4.1 同步时序逻辑电路的设计方法,6.4.1 同步时序逻辑电路的设计方法,6.4.1 同步时序逻辑电路的设计方法,则可写出电路的状态方程和输出方程为,若选用JK触发器，则由于其特性方程为,6.4.1 同步时序逻辑电路的设计方法,故应把上述状态方程化为JK触发器特性方程的标准形式，即,6.4.1 同步时序逻辑电路的设计方法,则可得出各触发器的驱动方程为,6.4.1 同步时序逻辑电路的设计方法,由驱动方程可画出十三进制计数器的逻辑电路，如图6.4.3所示,6.4.1 同步时序逻辑电路的设计方法,最后，检查能否自启动：全部状态转
42、换图如下,故电路可以自启动。,6.4.1 同步时序逻辑电路的设计方法,例6.4.2 设计一个串行数据检测器。对它的要求是：连续输入3个或3个以上的1时输出为1，其它情况下输出为0.,解：设输入数据为输入变量，用X表示；检测结果为输出变量，用Y表示，设S0为没有1输入的以前状态，S1为输入一个1以后的状态，S2为输入两个1以后的状态，S3为连续输入3个或3个以上1的状态。其状态转换表为,6.4.1 同步时序逻辑电路的设计方法,由状态表可以看出，S2和S3为等价状态，可以合并成一个。其化简后状态图为,6.4.1 同步时序逻辑电路的设计方法,状态转换图为,由于电路的状态为3个，故M3,应取触发器的数
43、目为n2。取00、01和10分别对应S0、S1和S3，若选定的触发器为JK触发器，则其输出端的卡诺图为,6.4.1 同步时序逻辑电路的设计方法,分开的卡诺图为,6.4.1 同步时序逻辑电路的设计方法,6.4.1 同步时序逻辑电路的设计方法,化简后电路的状态方程为,输出方程为,可得驱动方程为,若采用JK触发器，则其特性方程为,6.4.1 同步时序逻辑电路的设计方法,将化简后的状态方程化为JK触发器的特性方程形式，即,其对应的逻辑电路如图6.4.4所示,6.4.1 同步时序逻辑电路的设计方法,图6.4.4,其全部状态转换图为,由状态转换图可知，此电路可以自启动。由于电路有输入信号，故为米利型时序逻
44、辑电路。,6.4.1 同步时序逻辑电路的设计方法,将状态“11”代入状态方程和输出方程，分别求X=0/1下的次态和现态下的输出，得到：,*6.4.2 时序逻辑电路的自启动设计,在前面的同步时序电路设计中，电路的自启动检查是在最后一步进行的，如果不能自启动，还要返回来从新修改设计。如果在设计过程中能够考虑自启动的问题，就可以省略检查自启动这一步骤了。,例6.4.4 设计一七进制计数器，要求它能够自启动。已知该计数器的状态转换图如图6.4.5所示。,解：由所给的状态图得出电路状态转换表表6.4.1所示,次态的卡诺图为,*6.4.2 时序逻辑电路的自启动设计,则输出端的状态方程为,由于进位信号是在0
45、11状态译出，故输出方程为,*6.4.2 时序逻辑电路的自启动设计,前面所得的电路状态方程都是没包含，也就是将它取成000,仍是无效状态，电路则不会自启动。即000态的次态仍为000,注意：在上述合并1中，如果将项圈入，则当作1处理；否则作0处理。这就是无形中给无效状态（）指定了次态。如果想电路自启动，必须是无效状态的次态应改为有效状态。,*6.4.2 时序逻辑电路的自启动设计,如果将取成有效状态则电路就会自启动。若修改Q2*的卡诺图，如下图,*6.4.2 时序逻辑电路的自启动设计,则电路的状态方程改为,若由JK触发器实现，则驱动,*6.4.2 时序逻辑电路的自启动设计,驱动方程为：,实现的电路如图6.4.6所示,*6.4.2 时序逻辑电路的自启动设计,此电路是可以自启动的,它的完整状态转换图如图6.4.7所示,注：修改输出端逻辑式时，也可以修改其它两端，这视得到的状态方程最简而定。,注意：在无效状态不止一个的情况下，为保证电路能够自启动，必须使每个无效状态都能直接或间接地转为某一有效状态。,*6.4.2 时序逻辑电路的自启动设计,作 业,题6.3 题6.5 题6.8 题6.12 题6.13 题6.14 题6.16 题6.19 题6.20 题6.21 题6.28 题6.31,
