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1、第2章 CMOS元器件及其模型,2.1 CMOS(NMOS/PMOS),CMOS：Complementary Metal-Oxide Semiconductor 互补金属-氧化物半导体,CMOS的基本结构（NMOS）,NMOS,模拟电路,数字电路,CMOS的基本结构（PMOS）,PMOS,模拟电路,数字电路,CMOS的特点,GateSource间无直流电流通路，功耗低，输入电阻高，这是CMOS与Bipolar的主要区别；NMOS衬底接电路中最低电位，通常PMOS衬底接电路中最高电位，保证所有源/漏极的pn结反偏，防止产生衬底漏电流；Drain与Source在物理构造上无区别，完全对称。但为了电
2、路设计上的方便，通常把提供载流子的一端称为源极(Source)，而把收集载流子的一端称为漏极(Drain)。NMOS中连接低电压的端子为源极（载流子为电子），PMOS中连接高电压的端子为源极（载流子为空穴）。,CMOS的基本结构（续）,NMOS与PMOS做在同一P型衬底上(n阱工艺)：1）所有的NMOS具有同一p型衬底，接电路中最低电位（接地）。2）PMOS处于各自独立的n-well中，n-well(即PMOS的衬底)可接任何正电位。在大多数电路中(例如数字电路)，n-well与最正的电源相连接。3)Salicide(硅化物)用于减小D、G、S、B区的电阻。4)在衬底(B)端，Salicide
3、与n+或p+形成欧姆接触，以消除肖特基二极管效应(金属与轻掺杂的n或p型半导体直接接触时产生)。,肖特基二极管的形成原理,CMOS的详细构造,FOX(field-oxide)，SiO2，用于电气上隔离CMOS器件。,Contact,Drain,Source,Gate,尽可能用多个Contact，以减小接触电阻，使电流均匀。另外对防止Latch-up也有好处。,为了提高可靠性，多晶硅栅的Contact不放置在栅区域上面。,沟道阻断注入,阈值电压很大的寄生 NMOS,CMOS的详细构造（续）,CMOS工艺发展方向（摩尔定律）：按比例逐渐减小Lmin与tox(toxLmin/50)，其带来的好处是（
4、数字电路）：减小了芯片面积随着tox减小，Vth 将减小，可提高电路动作速度由于耐压降低，电源电压降低，导致动态功耗减小在模拟电路中，当工艺确定后，可调整W/L获得所要求特性。,CMOS的版图设计,PMOS,NMOS,CMOS的详细构造,CMOS的制造过程,从轻掺杂的p型衬底材料出发,P-substrate,CMOS的制造过程,n阱和p阱的形成，在n阱中制作PMOS，在p阱中制作NMOS,n型注入和扩散,p型注入和扩散,CMOS的制造过程,场氧（SiO2）注入，以使管子或区域间实现电气隔离,场氧（SiO2）,CMOS的制造过程,阈值电压调节注入：NMOS和PMOS管自然生成的阈值电压分别约为0
5、V和-1.2V，注入p型杂质以提高NMOS的阈值电压，并降低PMOS的阈值电压（绝对值）。,注入p型杂质,CMOS的制造过程,形成薄的栅氧化层（SiO2）以及多晶硅栅（Polysilicon）,薄的栅氧化层（SiO2）,多晶硅栅（Polysilicon）,CMOS的制造过程,n+和p+注入，形成D，S，B区,氧化物(SiO2)侧墙，防止后续添加硅化物时引起G-D和G-S短路,CMOS的制造过程,在D，G，S，B上面形成硅化物，以降低连接电阻,CMOS的制造过程,在CMOS器件上面制作一层SiO2（绝缘层）,CMOS的制造过程,制作第一层金属（铝或铜）以及接触孔（contact）,钨插塞,CMO
6、S的制造过程,制作第二层金属以及通孔（via）,CMOS的制造过程,钝化层(留有PAD开窗),制作顶层金属（Top metal）以及钝化层,CMOS的动作原理（截止区:Cutoff region）,截止区:Vgs=0Vth and Vds 0 与栅氧化层接触的p型衬底表面只有耗尽层（p衬底表面中的空穴被赶走而留下负离子），无导电沟道形成。由于中间二个反向偏置的pn结的存在，电流Ids=0。,NMOS,CMOS的动作原理（线性区:linear region）,线性区:Vgs Vth and Vds 0。Ids受Vgs 和 Vds 的控制。随着Vgs 增加，沟道深度变深，Ids增加。同时CMOS管
7、子表现出电阻的性质（Ids随 Vds 线性增加）。,（Vgd Vth）,CMOS的动作原理（饱和区:Saturation region）,饱和区:Vgs Vth and Vds(Vgs-Vth)（Vgd(Vgs-Vth)时，在靠近漏极端处，栅和氧化层硅界面之间的电势差不足以支持形成反型层，导致导电沟道在靠近漏极一端被夹断(夹断临界条件:Vgd=Vth)，并随着Vds增加逐渐缩小。但在漏极正电压作用下，电子漂移机能使电流继续流通。但电流几乎不再随Vds增加而增大，基本保持恒定（加在导电沟道两端的电压基本固定在Vgs-Vth）。电流只受Vgs控制（Vgs增大，导电沟道变深）。,电压-电流特性（NM
8、OS）,Vgs(V),Vth,二级效应,体效应系数(Body effect)(当VSB0)NMOS:Vth0:当VSB=0时的阈值电压 r:Body-effect constant（典型值=0.4V1/2）2F:典型值=0.6VPMOS:r:Body-effect constant（典型值=-0.5V1/2）2F:典型值=0.75V体效应:随着VSB或VBS的增加,阈值电压Vth增大。这是由于VSB或VBS的增加导致耗尽层变得更宽。,VSB0,VBS0,产生体效应的物理原因,VB越来越“负”时，更多的空穴将被吸引到衬底电极，而在p型衬底的表面留下更多的负电荷（负离子），使耗尽层变宽。由于耗尽层
9、电荷的增加，导致形成反型层的阈值电压升高。,二级效应,沟道长度调制效应 在饱和区，随着Vds的增加，导电沟道的实际长度逐渐减小，Ids相应增大，这一效应称为沟道长度调制效应。管子的L尺寸愈大，沟道长度调制效应愈小。,=(L/L)/Vds 1/L，L：导电沟道缩小量沟道长度调制系数,沟道长度调制效应,随着栅长L的增加，沟道长度调制效应减轻（IDVDS曲线的斜率变小），但漏极电流相应减小，为了保持同样的漏极电流必需相应增大栅宽W（即保持管子的宽长比W/L不变）。,左图中给出了0.25um CMOS工艺条件下随L的变化曲线。可以看出，当L大于0.5um（=2Lmin）时趋于平缓变化。因此，在模拟CM
10、OS电路中，通常不使用工艺允许的最小栅长Lmin，以减小值，提高放大器的增益。通常取L=(48)Lmin。,大信号特性（数学模型，非截止区）,深度线性区线性区饱和区,Vds(V),Id(mA),线性电阻：,大信号特性说明,p：空穴的迁移率，n：电子的迁移率，p=(1/21/4)n，NMOS比PMOS具有较大的电流驱动能力（相同尺寸情况下）。(Vgs-Vth)称为过驱动电压或有效电压（超过阈值电压Vth部分的Vgs电压）。VeffVgs-VthCMOS管子在数字电路中工作在截止区或线性区（静态时），而在模拟电路中通常工作在饱和区。模拟电路中，工作在线性区的CMOS管子使用场合:模拟电子开关（传输
11、门）上拉电阻，下拉电阻有源电阻（相位补偿等用）,工作在线性区的CMOS管子使用场合,模拟电子开关（传输门）,上拉电阻,下拉电阻,CMOS模拟开关（传输门）,如果适当的调整两个管子的尺寸参数，使得KN=KP，那么CMOS传输门的导通电阻就与输入电压无关。CMOS传输门的导通电阻的变化要比单管模拟开关小的多。,CMOS的小信号模型（饱和区）,（沟道长度调制效应）,（体效应）,（Vgs与Id之间的跨导）,工作在饱和区的gm特性,在饱和区：,（）,（）,（）,（）,（）,（）,CMOS的寄生电容(饱和区),CMOS的寄生电容(饱和区),（最大）,AS,PS源极的面积和周长（三边）,0pn结的内建电势,
12、Csb沟道与衬底间的耗尽层电容Cs-sw侧壁电容,（Miller-Capacitor）,Ad,Pd漏极的面积和周长（三边）,CMOS的寄生电容,Cgs与Cgd随Vgs的变化曲线,在线性区，源极与漏极之间的沟道没有被夹断，源极与漏极通过导通沟道被连接在一起，因此Cgs与Cgd相等。,完整的CMOS小信号模型（饱和区）,2.2 双极型晶体管（与CMOS工艺兼容的Bipolar）,标准CMOS工艺实现的双极型晶体管：Vertical Bipolar Transistor,or well transistor,Rb series base resistor,n阱工艺,p阱工艺,2.3 二极管（Diod
13、e）,在ESD保护电路中，采用一对反向偏置的二极管形成保护电路，使内部电路的电压钳位在0VDD之间。电阻R起限流（二极管电流）作用。,DB的等效电路,二极管（续）,DA：做在p衬底中，必须反向偏置，可用作可变电容器；DB：做在n-well中，正向偏置时有很大的电流从p+流向衬底(Bipolar效果)，反向偏置时可用作可变电容器；但要注意:1)n-well与p衬底之间呈现相当大的电容；2)n-well材料的电阻率高,在二极管中产生了串联电阻；模拟CMOS电路很少使用正向偏置的二极管，而采用双极型晶体管(Vertical Bipolar Transistor)实现二极管的功能。,用双极型晶体管实现
14、二极管,2.4 电阻,电阻的种类：多晶硅电阻（p+/n+Polysilicon resistor）阱电阻（n-well resistor）扩散电阻（p+/n+diffused resistor）金属电阻（Metal resistor）,电阻的特性,方块电阻值R口（sheet resistance）电阻率，t电阻厚度，L电阻长度，W电阻宽度,电流方向,电阻的特性,Spice模型,T=T-T0温度变化量；T0：参数抽出时的基准温度（25oC/27oC）；TC1：1次温度系数，TC2：2次温度系数。,Spice仿真语句：RXXX n1 n2 200k TC1=1.43E-03,多晶硅电阻（Polys
15、ilicon resistor）,典型值：R口=数十数百数K为了保证电阻的绝对精度，通常要求电阻宽度W在一定值以上(例如W2um)，且总电阻要大于5个方块电阻。,多晶硅电阻（Polysilicon resistor）,R口的绝对误差和温度、电压系数（R口随温度、电压和工艺变化）：R口的绝对误差小于20%，相对误差：百分之几R口的温度系数取决于掺杂类型和浓度，其典型值为:+0.1%/oC（P+掺杂），-0.1%/oC（n+掺杂）R口的电压系数小（电压的一次系数为零）Polysilicon由于重掺杂P+或n+杂质，形成多晶硅，降低电阻率（与单晶硅相比）；n-well将电阻与衬底隔离开，以防止衬底噪
16、音通过耦合电容加到电阻中，起到屏蔽作用；电阻的版图设计时，避免采用蛇行的拐弯形状，应采用金属连接，以防止拐弯处的应力影响（局部电阻增大）；特点：电阻值线性度高，对衬底寄生电容小，失配（尺寸误差）相对小。,多晶硅电阻的版图设计实例,金属连接,虚拟电阻,虚拟电阻,匹配电阻的版图设计实例,在电路设计中，有时要求两个电阻的比值（相对值：R1/R2）具有很高的精度（例如分压电阻的分压系数），此时在版图设计中就要实现两个电阻的高精度匹配。,多晶硅电阻特性（续）,Non-Salicide Resistor(非硅化物电阻)模拟CMOS工艺中，为了提高方块电阻的阻值，主要使用Non-Salicide Resis
17、tor。有选择性地“阻挡”(SAB:Salicide Block)淀积在多晶硅之上的硅化物层，从而形成一个与掺杂多晶硅有相同电阻率的区域。但是电阻的两端采用硅化物，以降低接触电阻。,Non-Salicide Resistor（例）,Non-Salicide Resistances Min.Typ.Max.Unitn+扩散电阻(W=20um)60 80 100 ohm/sqp+扩散电阻(W=20um)90 140 190 ohm/sqn+Poly(W=20um)80 130 180 ohm/sqp+Poly(W=20um)200 270 340 ohm/sqHR Poly(W/L=20/100)
18、450 550 650 ohm/sqHR Poly(W/L=20/100)893 948 1003 ohm/sq,sheet resistance,Salicide Resistor,Salicide Resistor 表面覆盖有硅化物的多晶硅（多晶硅电阻）、覆盖有硅化物的p+或n+有源区（扩散电阻）、n阱（n阱电阻）以及金属层（金属电阻）都可以作为电阻。但由于硅化物的电阻率很低，且精度较差（50%），通常用于要求小电阻的模拟电路。Salicide Resistances：Min.Typ.Max.Unitn+扩散电阻(W=0.24um)2 8 15 ohm/sqP+扩散电阻(W=0.24um)
19、2 8 15 ohm/sqn+Poly电阻(W=0.18um)2 8 15 ohm/sqP+Poly电阻(W=0.18um)2 8 15 ohm/sq,n-well电阻,电压系数大，绝对精度：百分之几十，相对精度：百分之几；方块电阻的阻值较大（典型值数 K），适合于做精度要求不高的大电阻，例如上拉电阻或保护电阻；与衬底之间有较大的寄生电容（耗尽层电容），并与电压有关。,寄生电容,扩散电阻,电阻值随工艺而变化，绝对精度：50%，相对精度：百分之几。方块电阻的阻值较小（典型值：数数十）与衬底之间具有较大的寄生电容（耗尽层电容），并与电压有关由于硅材料的导热性能远高于SiO2，所以与多晶硅电阻相比，
20、扩散 电阻可以承受更大的瞬态功耗（通常用在ESD保护电路中）。,寄生电容,金属电阻,要注意流过金属电阻的最大电流限制,2.5 电容,多晶硅扩散层,多晶硅多晶硅（2P工艺）,式中：0为真空的介电常数，r为相对介电常数(对于SiO2，r=3.9)。WL为平行板电容的有效面积，tox为绝缘介质层的的厚度。,2.5 电容（续）,上述传统电容的缺点：非线性：电容值随外加电压而变化（耗尽层宽度随外加电压变化）C=C0(1+1v+2v2+)下极板寄生电容较大:1020%与CMOS电容相比，单位面积电容小制作工艺复杂，尤其是与CMOS数字电路工艺不兼容,在现代模拟CMOS工艺中，一般很少使用,金属-金属电容（
21、MIM Capacitor）,在两片金属极板（如下图中电容上极板与Second top metal）之间形成电容，精度高，耐压高，电容值不受外加电压的影响。另外，由于制作在金属层，不占扩散层面积，可减小芯片面积。但单位面积电容小。与MOS管的tox相比，中间的绝缘层SiO2的厚度较大，单位面积电容的典型值为0.8 fF/um2。另外制造时需要多加一层MASK用于制作电容上极板(option)。,C,CMOS电容（gate capacitor）,1)当电压为负电压（积累区）或当电压超过Vth时，等效电容为栅氧化层电容Cox*W*L，而在电压等于0的附近，电容值较小(由于没有导电沟道存在,等效电容
22、为栅氧化层电容Cox和耗尽区电容Cdep的串联值)。2)由于CMOS工艺中栅氧化层通常是最薄的，因此MOS电容的单位面积电容值非常大(对于0.18um，Cox=9.7fF/um2)，如果需要大的电容值，可有效节省面积。3)增强型MOS的缺点：等效电容值的大小与偏置电压VC有关（耗尽区电容的影响），呈现出非线性。可将NMOS与PMOS并联起来使用。,(1)NMOS(Vgs0),(2)PMOS(Vgs0),在积累区，衬底中的多数载流子被吸引到栅氧化层下面，形成栅氧化层电容Cox*W*L。,CMOS电容（两端悬浮）,对于两端悬浮的NMOS和PMOS电容，由于衬底分别接地和接电源VDD，无法工作在“积
23、累区”。另外，由于VSB0，存在体效应，导致阈值电压Vth增大，电容与电压的关系曲线向右平移。,CMOS电容（两种电容的比较）,由于衬底接地，无积累区,CMOS电容(由耗尽型CMOS实现的电容),由耗尽型CMOS实现的电容,由耗尽型CMOS实现的电容近似为常数(耗尽型CMOS预设有导电沟道),2.6 低压/中压/高压混合电压工艺,(+5V),(+2.5V),(-16VVB+16V),(+16V),(+16V),(0V),(0V),(0V),(+5V),(+2.5V),(0V),衬底电压小于+15V即可,2.5V/5V/16V HV CMOS Process,使用ISO_HVNMOS,2.6 低
24、压/中压/高压混合电压工艺,(+5V),(+2.5V),(+16V),(-16V),(0V),(0V),(+5V),(+2.5V),(-16V),不使用ISO_HVNMOS,2.5V/5V/16V HV CMOS Process,Latch-up（高压/大电流、相邻的NMOS与PMOS管子之间）,I1V(Rsub)I2 V(Rwell),正反馈(回路增益大于1),某种瞬间扰动信号,一对相邻的NMOS与PMOS之间形成的寄生 Bipolar:QN:横向NPN BipolarQP:纵向PNP Bipolar,由于正反馈，导致两个晶体管完全导通，从VDD抽取很大的电流。此时称该电路被闩锁。,Latc
25、h-up对策,减小Rsub和Rwell，可增加P-substrate和N-well的contacts数目，以减小接触电阻。增大NMOS与PMOS管子之间的距离，使寄生横向NPN Bipolar的基区长度增大，以减小其值。对于高电压、大电流的管子，必须给每个管子周围加Guard ring（对于NMOS，其Guard ring接P-sub，而对于PMOS其Guard ring接N-well），以减小Rsub和Rwell。这里的 Guard ring同时兼作管子的Pick-up。由于Guard ring将整个管子包围起来并连接于固定电位，使得P-substrate和N-well的电阻Rsub和Rwe
26、ll几乎接近于零。低压与高压电路之间需加入Guard ring。I/O及ESD电路与内部电路之间，必须加入Guard ring。,高压、大电流CMOS管子的Latch-up对策Guardring,高压、大电流CMOS管子的Latch-up对策Guardring,第2章上机实习内容,用Hspice仿真NMOS与PMOS的直流特性 Process:TSMC 0.35um,LV MOS(nch),W=5um,L=0.35um,VDD=3.5V 特性:IdVgs(Vds=cont),IdVds(Vgs=cont)用Hspice仿真由MOS器件实现的电容,Process:TSMC 0.35um,HV M
27、OS(nch_hvs)L=5um,W=10um,m=5特性:CVc曲线(Vc=-10v+10v),用Hspice仿真NMOS与PMOS的直流特性,*Hspice netlist for NMOS,Vbs=0V sweep Vds*Vds 1 0 Vgs 2 0 Vbs 3 0 0.dc Vds 0 3.5 0.1 Vgs 0 3.5 0.5.option acct post nomod wl scale=1.0e-6.Temp 25.param ll=0.35 ww=5.lib/model.lib TT mn 1 2 0 3 nch l=ll w=ww.print dc I1(mn).alter.param ll=0.35 ww=10.alter.param ll=0.35 ww=15.alter.param ll=0.35 ww=20.end,Vgs,Vds,Ids,用Hspice仿真由MOS器件实现的电容,.options DCCAPVVCH VCH gnd 0VVCS gnd 0 0.dc VVCH-10 10 0.1.plot CG-TOT_N=LX18(md0)md0 gnd VCH gnd gnd nch w=10u l=5u m=5.,
