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1、1、VHDL的文本方式设计,ISPLEVER 软件的使用方法,点击程序Lattice Semiconductor ispLEVER Project Navigator,点击File New Project,输入项目名，选VHDL，点下一步,选器件,点击下一步,点击完成,点击Source New,选VHDL Module,填入文件名、实体名（两者要一致）和结构体名,点OK,输入程序,保存,退出,点击dff1(dff1.vhd),双击Synplify Synthesize VHDL File,源程序编写完成以后是综合,双击VHDL Test Bench Template,双击Generate Sc
2、hematic Symbol,点击器件ispLSI1032E-70LJ84,双击Fit Design,下载,2、VHDL的原理图方式设计,（八）ISPLEVER 软件的使用方法,点击File New Project,选器件,点击下一步,点击完成,点击Source New,后面的操作同前,作业：用VHDL语言：1、设计一个3线8线译码器；2、设计一个上升沿触发JK触发器。,library ieee;use ieee.std_logic_1164.all;entity dff1 is port(clk,d:in std_logic;q:out std_logic);end;architecture
3、 rtl of dff1 isbegin process(clk)begin if(clkevent and clk=1)then q=d;end if;end process;end rtl;,library ieee;use ieee.std_logic_1164.all;entity and_gate isPORT(A,B:IN std_logic;X:OUT std_logic);end;architecture rtl of and_gate isbeginX=A AND B;end rtl;,library ieee;use ieee.std_logic_1164.all;enti
4、ty decoder_38 isPORT(input:IN std_logic_vector(2 downto 0);output:OUT std_logic_vector(7 downto 0);end;architecture rtl1 of and_gate isbeginX=A AND B;end rtl1;,library ieee;use ieee.std_logic_1164.all;entity decoder isPORT(input:IN std_logic_vector(2 downto 0);output:OUT std_logic_vector(7 downto 0)
5、;end;architecture rtl1 of decoder isbegin process(input)case input is when 0=outputoutputoutputoutputoutputoutputoutputoutput=01111111;end case;end process;end rtl1;,library ieee;use ieee.std_logic_1164.all;entity decoder isPORT(input:IN std_logic_vector(2 downto 0);yout:OUT std_logic_vector(7 downt
6、o 0);end;architecture rtl1 of decoder isbegin process(input)case input is when 000=youtyoutyoutyoutyoutyoutyoutyout=01111111;end case;end process;end rtl1;,library ieee;use ieee.std_logic_1164.all;entity ym3_8 is port(a:in std_logic_vector(2 downto 0);y:out std_logic_vector(7 downto 0);end ym3_8;architecture rtl of ym3_8 isbeginprocess(a)case a is when 000=yyyyyyyy=01111111;end case;end process;end rtl;,
