《主存储器》PPT课件.ppt

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1、1,第四章 主存储器,2,一、存储器概述,存储器：存放计算机程序和数据 的部件存储系统：包括存储器以及管理存储器的软硬件和相应的设备,3,存储器的作用计算机真正工作的场所是主存（内存），所有驱动程序、操作系统、工作数据、成品/半成品应用程序必须加载到主存中才能由CPU读取。高速缓存的速度比主存储器快，作为CPU与内存的缓冲区，主要起到平衡CPU与主存这间的速度的作用，有效解决了CPU速度与主存速度的不匹配问题。辅助存储器（如硬盘、软盘）也称为外存，用来存放暂时不参加运行的程序和数据，以及永久存储信息。辅助存储器的容量很大，但存取速度慢，并且不能为CPU直接访问，必须先将其中信息调入主存后，才能

2、为CPU所访问。,4,存储系统的层次结构,CPU,CACHE,主存（内存）,辅存（外存）,根据各种存储器的存储容量、存取速度和价格比的不同，将它们按照一定的体系结构组织起来，使所放的程序和数据按照一定的层次分布在各种存储器中。,5,1、主存和高速缓存之间的关系,Cache引入:为解决cpu和主存之间的速度差距,提高整机的运算速度,在cpu和主存之间插入的由高速电子器件组成的容量不大,但速度很高的存储器作为缓冲区。Cache特点存取速度快，容量小，存储控制和管理由硬件实现Cache工作原理程序访问的局部性在较短时间内由程序产生的地址往往集中在存储器逻辑地址空间的很小范围内。（指令分布的连续性和循

3、环程序及子程序的多次执行）数据分布不如指令明显，但对数组的访问及工作单元的选择可使存储地址相对集中。,6,2、主存与辅存之间的关系,主存:(半导体)优:速度快缺:容量受限,单位成本高,断电丢失信息辅存:(光盘,磁盘)优:容量大,信息长久保存,单位成本低.缺:存取速度慢CPU正在运行的程序和数据存放在主存暂时不用的程序和数据存放在辅存辅存只与主存进行数据交换,7,二.存储器的分类,1.按存储器在计算机系统中的作用分类（1）高速缓冲存储器（Cache）（2）主存储器（3）辅助存储器2.按存取方式分类（1）随机存取存储器RAM（2）只读存储器ROM（3）顺序存取存储器SAM（sequential A

4、ccess Memory）（4）直接存取存储器DAM（Direct Access Memory）3.按存储介质分类（1）磁芯存储器（2）半导体存储器（3）磁表面存储器（4）光存储器4.按信息的可保存性分类（1）易失性存储器（2）非易失性存储器,8,4.1 主存储器处于全机中心地位,(1)正在运行的程序和数据存放于存储器中。CPU直接从存储器取指令或存取数据。(2).采用DMA技术或输入输出通道技术，在存储器和输入输出系统之间直接传输数据。(3).多处理机系统采用共享存储器来存取和交换数据。,9,4.2、主存储器分类,（1）随机存储器RAM（random access memory）（易失性存储

5、器）（2）只读存储器ROM（read-only memory）（非易失性存储器）（3）可编程序只读存储器PROM（programmable ROM）:一次写入，不能修改。（非易失性存储器）（4）可擦除可编程序只读存储器EPROM（erasable PROM）：可用紫外线擦除，擦除后可再次写入。（非易失性存储器）（5）可用电擦除的可编程序只读存储器E2PROM（electrically EPROM）：可用电改写。（非易失性存储器）,10,4.3 主存储器的主要技术指标,主存储器的主要性能指标:主存容量、存储器存取时间和存储周期时间。（1）存储容量 按字节或按字寻址，容量为多少字节，单位：KB（2

6、10），MB（220），GB（230）；地址线数决定最大直接寻址空间大小（n位地址：2n）。（2）存取时间（存储器访问时间）(或读/写时间)（memory access time）指启动一次存储器操作到完成该操作所经历的时间。*读出时间：指从CPU向MEM发出有效地址和读命令开始，直到将被选单元的内容读出为止所用的时间。*写入时间：指从CPU向MEM发出有效地址和写命令开始，直到信息写入被选中单元为止所用的时间。,11,（3）存储周期时间（又称读/写周期，或访问周期）CPU连续启动两次独立的存储器操作所需间隔的最小时间。（目前一般存储器可达几纳秒（ns）,12,4.4 主存储器的基本操作,主存

7、储器用来暂时存储CPU正在使用的指令和数据，它和CPU的关系最为密切。主存储器和CPU的连接是由总线支持的，连接形式如图41所示。,13,问题：1.如何完成存储器的读操作？2.如何完成存储器的写操作？,CPU与主存之间采取异步工作方式，以ready信号表示一次访存操作的结束。,2K字n位,14,读（取）操作：从CPU送来的地址所指定的存 储单元中取出信息，再送给CPU。,（1）地址-AR-ABCPU将地址信号送至地址总线（2）Read CPU发读命令（3）Wait for MFC 等待存储器工作完成信号(ready)（4）(AR)-DB-DR 读出信息经数据总线送至CPU,写（存）操作：将要写

8、入的信息存入CPU所指定的存储单元中。,（1）地址-AR-ABCPU将地址信号送至地址总线（2）数据-DR-DB CPU将要写入的数据送到数据总线（3）Write CPU发写信号（4）Wait for MFC 等待存储器工作完成信号(ready),15,主存储器的基本结构,存储体是存储器的核心，是存储单元的集合体，而存储单元又是由若干个记忆单元组成的。,地址译码驱动电路包含译码器和驱动器两部分组成。译码器将地址总线输入的地址码转换成与之对应的译码输出线上的有效电平，以表示选中了某一存储单元，然后由驱动器提供驱动电流去驱动相应的读/写电路，完成对被选中存储单元的读/写操作。,I/O和读/写电路包

9、括读出放大器、写入电路和读/写控制电路，用以完成被选中存储单元中各位的读出和写入操作。,存储器的读/写操作是在控制器的控制下进行的。半导体存储芯片中的控制电路，必须在接收到来自控制器的读/写命令或写允许信号后，才能实现正确的读/写操作。,16,4.5 读/写存储器(随机存储(RAM),17,存储信息原理,动态存储器DRAM（动态MOS型）：依靠电容存储电荷的原理存储信息。功耗较小,容量大,速度较快,作主存。,静态存储器SRAM（双极型、静态MOS型）依靠双稳态电路内部交叉反馈的机制存储信息。功耗较大,速度快,作Cache。,SRAM：利用双稳态触发器来保存信息，只要不断电，信息是不会丢失的，因

10、为其不需要进行动态刷新，故称为“静态”存储器。DRAM：利用MOS电容存储电荷来保存信息，使用时需要给电容充电才能使信息保持，即要定期刷新。,18,1、六管静态基本存储电路（P117图4.2）(1)为什么说六管静态基本存储电路是利用双稳态触发器来保存信息？(2)如何写“0”？如何写“1”？(3)T5、T6管的作用是什么？,一、SRAM,19,T1T6:构成一个记忆单元的主体，能存储一位二进制信息。其中：T1T4构成基本RS F/F用来存储一位二进制信息.T5、T6：构成读写控制门，用来传送读写信号。电路中有一条字线：用来选择这个记忆单元。有两条位线：用来传送读写信号。,A1，B0：T1止，T2

11、通，记忆单元存储“0”A0，B1：T1通，T2止，记忆单元存储“1”字线“0”，记忆单元未被选中，T5、T6止，F/F与位线断开，原存信息不会丢失，称保持状态。字线“1”，记忆单元被选中，T5、T6通，可进行读、写操作。,20,因为T5、T6通则A、B点与位线1、位线2相连。若记忆单元为“1”A0，B1。T1通，T2止，则位线1产生负脉冲。若记忆单元为“0”A1，B0 T1止，T2通，则位线2产生负脉冲。这样根据两条位线上哪一条产生负脉冲判断读出1还是0。,读操作,字线“1”，记忆单元被选中，T5、T6通，可进行读、写操作。,21,写操作,若要写入“1”，则使位线1输入“0”，位线2输入“1”

12、，它们分别通过T5、T6管迫使T1通、T2止A0，B1，使记忆单元内容变成“1”，完成写“1”操作.若要写入“0”，则使位线1输入“1”，位线2输入“0”，它们分别通过T5、T6管迫使T1止、T2通A1，B0，使记忆单元内容变成“0”，完成写“0”操作在该记忆单元未被选中或读出时，电路处于双稳态，F/F工作状态由电源VDD不断给T1、T2供电，以保持信息，但是只要电源被切断，原存信息便会丢失，这就是半导体存储器的易失性。,22,2.16X1位静态存储器结构图,23,T1T6:存储单元（1bit）16个存储单元排列成4*4矩阵的形式，每个存储单元被连接到不同字线、位线的交叉处，并加上读/写控制电

13、路，用地址编译器提供字线、位线选择信号。要访问16个存储单元，需要4位地址A0A3,A0A1:行地址，经X译码器产生4个译码信号来选择4行。A2A3:列地址，经Y译码器产生4个译码信号来选择4列。这样用4位地址A0A3可选中行、列交叉处的存储单元。为了用Y译码信号选择一列，在每个存储单元处加两个MOS管T7、T8。用于选择把指定列的全部存储单元的T5、T6管与该列的位线1、位线2连接，而其他各列的全部存储单元都与对应列的位线1、位线2断开。,24,当一个存储单元被选中，它的字线使该存储单元的T5、T6管导通。列线把该存储单元的T7、T8管导通。若，执行写操作，写入数据DIN，经T5、T6、T7

14、、T8，写入F/F。若，执行读操作，F/F的状态经T5、T6、T7、T8和位线1、位线2，送入读出放大器，得到读出数据信号Dout.,25,1K*1位1k=210,需要10根地址线。A0A4:X地址译码器A5A9:Y地址译码器组成32*32的存储矩阵控制端：,26,CPU通过AB把要读取的存储单元地址传送到相应的芯片读取地址引脚激活片选信号CS(CS0），并发出读取命令以（WE1），经过一段时间，从芯片数据端输出有效数据。读出数据经DB送至目的地后，片选和读命令撤消。读周期结束。,读周期,27,读周期的参数根据地址和片选信号建立时间的先后不同，有两种读数时间。若片选信号先建立，其输入输出波形如

15、图4.5(a)所示；若地址先建立，其输入输出波形如图4.5(b)所示。,28,地址读数时间taAdr 当CS=0时，自地址(Adr)建立/开始，到得到读出数据所需的时间，称为地址读数时间。片选读时间taCS 设地址信息在CS=1期间已建立，则从CS负跳变开始到得到读出数据所需的时间称为片选读数时间。片禁止到输出的传输延迟tPLHCSDour 是自CS正跳变到达至输出变为“1”所需的时间。地址对片选的建立时间tsuAdrCS如果地址在CS=1期间变化，则为了能在CS负跳变到达后按地址读出数据，地址的变化应提前在CS负跳变到达前进行。所需提前的最短时间称tsuAdrCS,29,CPU通过AB确定要

16、写入信息的位置，并把要写入的数据传输到DB。激活片选信号CS（CS=0），并发出写取命令（WE0），将已传输过来的数据写入相应的地址单元。片选和写命令撤消。写周期结束。,写周期,30,写周期的参数地址对写允许WE的建立时间tsuAdr 要求地址的建立应提前在WE=0到达前(即WE=1)进行。所需提前的最短时间称为tsuAdr。地址对写允许WE的保持时间thAdr 在写允许WE撤除后(即WE=1)，地址必须保持一段时间不变，这段最短的保持时间称为thAdr，又称写恢复时间。片选对写控制的建立时间tsuCS和保持时间thCS 存储器中CS的变化一般总是在WE=1期间进行。输入数据对写允许的建立时间

17、tsuDIN 把数据到达至写允许撤除的最短时间间隔称为tsuDIN。数据对写允许的保持时间thDIN最小写允许宽度tWWE,31,二、DRAM,1、三管动态存储单元,什么状态表示存入“0”？什么状态表示存入“1”？如何写“0”？如何写“1”？“1”信号写入后是否能长时间保持？如何读出“0”、“1”信号？,定义:“0”C上有足够的电荷，T2导通。“1”-C上无电荷或电荷很少，不能使T2导通。读出:读出数据线预充电至“1”，读出选择线“1”，T3导通。若C上充有电荷，T2导通，读出数据线经T2、T3接地，读出电压为“0”。若C上无电荷，T2截止，读出数据为“1”。写入:在写入选择线上加“1”，在写

18、入数据线上加写入信号，T1导通。C随写入信号而充电或放电（“0”放电，“1”充电）。若T1截止，C的电压保持不变。,特点：三管单元布线较复杂，所用元件较多，但电路稳定。,32,2、单管动态存储单元,(1)读数据 数据线预充电至“1”，字线来“1”，T导通.1)原有“1”CS上充有电荷T管在位线上产生读电流完成读“1”操作。2）原存“0”CS无电荷T管在位线上不产生读电流完成读“0”操作。读完成后，CS上的电荷被泄放完，因此是破坏性读出，必须采用重写再生措施。,Cs不能做得太大，一般比位线上寄生电容Cd还要小，读出时，T导通，电荷在Cs与Cd间分配，会使读出电流信息减少。用单管作为存储器，读出放

19、大器的灵敏度应具有较高的灵敏度，因为信息保持保存在很小的Cs上，也只能保持2ms,必须定时刷新。,33,（2）写数据 字线来“1”，T导通，电路被选中。1）若数据线为“0”且CS上无电荷准备写“1”则VDD要对Cs充电，Cs上存储一定电荷“1”已写入。2）若数据线为“1”且CS存有电荷准备写“0”则Cs通过T放电使Cs上无电荷“0”写入 3）如果写入的数据与Cs中原存储信息相同，则Cs中原存储有无电荷的情形不会发生变化。,优点：线路简单，单元占用面积小，速度快。缺点：读出是破坏性的，要重写，另外要有较高灵敏度的放大器。,34,16K个基本存储电路如何排列？A0A6引脚的功能是什么？,3、DRA

20、M存储器框图,35,4.再生,DRAM是通过把电荷充积到MOS管的栅极电容或专门的MOS电容中去来实现信息存储的。但是由于电容漏电阻的存在，随着时间的增加，其电荷会逐渐漏掉，从而使存储的信息丢失。为了保证存储信息不遭破坏，必须在电荷漏掉以前就进行充电，以恢复原来的电荷。把这一充电过程称为再生，或称为刷新。对于DRAM，再生一般应在小于或等于2ms的时间内进行一次。SRAM则不同，由于SRAM是以双稳态电路为存储单元的，因此它不需要再生。,36,DRAM采用“读出”方式进行再生。利用单元数据线上的读出放大器来实现。读出放大器在读出存储单元的信息并进行放大的同时，将所读出的信息重新写入该存储单元，

21、从而完成存储器的再生（刷新）。一般DRAM的再生时间应=2ms由于DRAM每列都有自己的读出放大器，只要依次改变行地址轮流进行读放再生即可。这种方式称行地址再生方式。,37,(3)时序图DRAM有以下几种工作方式：读工作方式，写工作方式，读-改写工作方式，页面工作方式和再生工作方式。下面介绍这几种工作方式的时序图，在介绍时序图前，先介绍RAS，CAS与地址Adr的相互关系(图4.10)。,38,图4.10 动态存储器RAS、CAS与Adr的相互关系,39,读工作方式(WE=1)行地址有效行地址选通列地址有效列地址选通数据输出行选通、列选通及地址撤销图4.11 动态存储器读工作方式时序图,40,

22、写工作方式(WE=0)行地址有效行地址选通列地址、数据有效列地址选通数据输入行选通、列选通及地址撤销图4.12 动态存储器写工作方式时序图,41,读-改写工作方式 图4.13 动态存储器读-改写工作方式的时序图,42,页面工作方式页面工作方式是地址分批输入的动态存储器特有的工作方式。图4.14 动态存储器页面读方式时序图,43,再生工作方式再生工作原理已作过介绍，再生工作方式将在下面讨论，这里不再讨论。,44,.DRAM与SRAM的比较,DRAM的优点(1)每片存储容量较大；引脚数少。(2)价格比较便宜。(3)所需功率大约只有SRAM的16。DRAM作为计算机主存储器的主要元件得到了广泛的应用

23、.DRAM的缺点(1)速度比SRAM要低。(2)DRAM需要再生，这不仅浪费了宝贵的时间，还需要有配套的再生电路，它也要用去一部分功率。SRAM一般用作容量不大的高速存储器。,45,4.6 非易失性半导体存储器,1.只读存储器(ROM)掩模式ROM由芯片制造商在制造时写入内容，以后只能读而不能再写入。其基本存储原理是以元件的“有/无”来表示该存储单元的信息(“1”或“0”)，可以用二极管或晶体管作为元件,46,半导体只读存储器（非易失性）,47,2、一次性可编程存储器PROM,熔丝式PROM是以熔丝的接通和断开来表示所存的信息为“1”或“0”。,48,3、紫外线擦除可编程序的只读存储器（EPR

24、OM）其基本存储单元由一个管子组成，但与其他电路相比管内多增加了一个浮置栅。,图4.15 EPROM存储单元和编程电压,49,4.可电擦可编程序只读存储器(E2PROM)E2PROM的编程序原理与EPROM相同，但擦除原理完全不同，重复改写的次数有限制(因氧化层被磨损)，一般为10万次。其读写操作可按每个位或每个字节进行，类似于SRAM，但每字节的写入周期要几毫秒，比SRAM长得多。E2PROM每个存储单元采用两个晶体管。其栅极氧化层比EPROM薄，因此具有电擦除功能。,50,5.快擦除读写存储器(Flash Memory)Flash Memory是在EPROM与E2PROM基础上发展起来的，

25、它与EPROM一样，用单管来存储一位信息，它与E2PROM相同之处是用电来擦除。但是它只能擦除整个区或整个器件，下图是擦除原理图。,51,表4.1 列出几种存储器的主要应用,52,4.7 DRAM的研制与发展,SDRAMDDRDDR2DDR3RDRAMIRAMASIC RAM,53,4.8 主存储器的组成与控制,主存储器：计算机中存放当前正在执行的程序和其使用数据的存储器。存储器的地址：对存储单元进行顺序编号。地址空间：地址长度所限定能访问的存储单元数目。,54,主存储器的基本结构,55,常用的半导体存储器芯片有多字一位片和多字多位(4位、8位)片，如16M位容量的芯片可以有16M l位和4M

26、 4位等种类。,一存储器容量扩展(1)位扩展 概念:位扩展指的是用多个存储器器件对字长进行扩充。方法:位扩展的连接方式是将多片存储器的地址、片选CS、读写控制端RW相应并联，数据端分别引出。,56,例:16K 4位芯片组成16K 8位的存储器,57,(2)字扩展,概念:字扩展指的是增加存储器中字的数量。方法:静态存储器进行字扩展时，将各芯片的地址线、数据线、读写控制线相应并联，而由片选信号来区分各芯片的地址范围。动态存储器一般不设置CS端，但可用RAS端来扩展字数。只有当RAS由“1”变“0”时，才会激发出行时钟，存储器才会工作。,58,例:4个16K 8位静态芯片组成64K 8位存储器。,5

27、9,(3)字位扩展,实际存储器往往需要字向和位向同时扩充。一个存储器的容量为M N位，若使用L K位存储器芯片，那么，这个存储器共需要 个存储器芯片。,60,例:由Intel2114(1K 4位)芯片组成容量为4K 8位的主存储器的逻辑框图,说明地址总线和数据总线的位数，该存储器与8位字长的CPU的连接关系。,解：此题所用芯片是同种芯片。（1）片数=存储器总容量（位）/芯片容量（位）=4K*8/（1K*4）=8（片）(2）CPU总线（由存储器容量决定）地址线位数=log2(字数)=log2(4K)=12(位)数据线位数=字长=8（位）,61,（3）芯片总线（由芯片容量决定）地址线=log2(1

28、K)=10(位)数据线=4（位）（4）分组（组内并行工作，Cs连在一起，组间串行工作，Cs分别连接译码器的输出）组内芯片数=存储器字长/芯片字长=8/4=2（片）组数=芯片总数/组内片数=8/2=4（组）（5）地址分配与片选逻辑,62,需12位地址寻址：,4KB,A15A12A11 A10 A9 A0,A11A0,0 0 0 0,任意值,0 0 1 1,0 1 1 1,1 0 1 1,0 1 0 0,1 0 0 0,1 1 0 0,1 1 1 1,片选,芯片地址,低位地址分配给芯片，高位地址形成片选逻辑。,芯片 芯片地址 片选信号 片选逻辑,1K,1K,1K,1K,A9A0A9A0A9A0A9

29、A0,CS0CS1CS2CS3,A11A10,A11A10,A11A10,A11A10,63,(6)连接方式:扩展位数,扩展单元数,连接控制线,64,某半导体存储器，按字节编址。其中：0000H07FFH为ROM区、选用EPROM芯片（2KB/片）；0800H13FFH为RAM区、选用RAM芯片（2KB/片和1KB/片）。地址总线A15A0（低）。给出地址分配和片选逻辑。,例2.,1.计算容量和芯片数,ROM区：2KB RAM区：3KB 共3片,存储空间分配：,先安排大容量芯片（放地址低端），再安排小容量芯片。,便于拟定片选逻辑。,65,A15 A14 A13 A12 A11 A10 A9A0

30、,0 0 0 0 0 0 0,0 0 0 0 0 1 1,0 0 0 0 1 1 1,0 0 0 1 0 0 1 1,0 0 0 0 1 0 0,0 0 0 1 0 0 0 0,低位地址分配给芯片，高位地址形成片选逻辑。,芯片 芯片地址 片选信号 片选逻辑,2K,2K,1K,A10 A0,A10 A0,A9 A0,CS0,CS1,CS2,A12A11,A12A11,A12A11,5KB需13位地址寻址：,ROM,A12A0,RAM,A10,A15A14A13为全0,66,二存储控制,在存储器中，往往需要增设附加电路。这些附加电路包括地址多路转换线路、地址选通、刷新逻辑，以及读写控制逻辑等。在大

31、容量存储器芯片中，为了减少芯片地址线引出端数目，将地址码分两次送到存储器芯片，因此芯片地址线引出端减少到地址码的一半。,动态存储器依靠电容电荷存储信息。平时无电源供电，时间一长电容电荷会泄放，需定期向电容补充电荷，以保持信息不变。上一次对整个存储器刷新结束下一次对整个存储器全部刷新一遍为止，这一段时间间隔称作再生周期，又叫刷新周期，一般为2ms。,67,1.集中刷新：在一个刷新周期内，利用一段固定的时间，依次对存储器的所有行逐一再生，在此期间停止对存储器的读和写。,定期向电容补充电荷刷新,死区,用在实时要求不高的场合。,2ms,50ns,68,例如：一个存储器有1024行，系统工作周期为2OO

32、ns。RAM刷新周期为2ms。这样，在每个刷新周期内共有10000个工作周期，其中用于再生的为1024个工作周期，用于读和写的为8976个工作周期。集中刷新的缺点是在刷新期间不能访问存储器，有时会影响计算机系统的正确工作。,69,2ms,2.分布式刷新：把刷新操作分散到刷新周期（2ms）内,用在大多数计算机中。,每隔一段时间刷新一行。,128行,15.6 微秒,每隔15.6微秒提一次刷新请求，刷新一行；2毫秒内刷新完所有行。,70,动态MOS存储器的刷新需要有硬件电路的支持，包括刷新计数器、刷新访存裁决，刷新控制逻辑等。这些线路可以集中在RAM存储控制器芯片中。例如Intel 8203DRAM

33、控制器是为了控制2117，2118和2164DRAM芯片而设计的。2ll7，2118是16KXl位的DRAM芯片，2164是64KXl位的DRAM芯片。图421是Intel 8203逻辑框图。根据它所控制的芯片不同，8203有16K与64K两种工作模式。,71,72,3存储校验线路,计算机在运行过程中，主存储器要和CPU、各种外围设备频繁地高速交换数据。由于结构、工艺和元件质量等种种原因，数据在存储过程中有可能出错，所以，一般在主存储器中设置差错校验线路。实现差错检测和差错校正的代价是信息冗余。早期的计算机多采用奇偶校验电路，只有一位附加位，但这只能发现一位错而不能纠正。由于大规模集成电路的发

34、展，主存储器的位数可以做得更多，使多数计算机的存储器有纠正错误代码的功能(ECC)。一般采用的海明码校验线路可以纠正一位错。,73,4.9 多体交叉存储器,计算机中大容量的主存，可由多个存储体组成，每个体都具有自己的读写线路、地址寄存器和数据寄存器，称为“存储模块”。这种多模块存储器可以实现重叠与交叉存取。如果在M个模块上交叉编址(M=2m)，则称为模M交叉编址。通常采用的编址方式如图422(a)所示。,4.9.1 编址方式,74,主存地址寄存器的低位部分经译码后选择不同的存储体（m位），而高位部分则指向存储体的存储字。,75,在多体交叉存储器中，连续的地址分布在相邻的存储体中，而同一存储体的

35、地址都是不连续的。这种编址方式又称横向编址。多体交叉存储器采用分时工作的方法，CPU在一个存取周期内可以分时地访问每个分体。在4个分体完全并行的理想情况下，每隔1/4存取周期启动一个存储体，每个存取周期将可访存4次，使主存的吞吐量提高为原来的4倍。但在实际应用中，当出现数据相关和转移时，将破坏并行性，不可能达到上述理想值。注意：多体交叉存储器要求存储体的个数必须是2的整数幂，即必须中2、4、8、16、个，而且任一分体出现故障都影响整个地址空间的所有区域。,76,例：四个分体组成的多体交叉存储器，四个分体为M0M3.其编址如表4.2所示。,77,4.9.2 重叠与交叉存取控制 多体交叉存储模块可

36、以有两种不同的方式进行访问：一种是所有模块同时启动一次存储周期，相对各自的数据寄存器并行地读出或写入信息；称为“同时访问”，另一种是M个模块按一定的顺序轮流启动各自的访问周期，启动两个相邻模块的最小时间间隔等于单模块访问周期的1/M，称为“交叉访问”。同时访问多个存储模块能一次提供多个数据或多条指令。,78,每一存储模块本身来说，对它的连续两次访问时间间隔仍等于单模块访问周期,但每隔一个T/M就有一个数据存取。,79,例1 设有32片256K1位的SRAM芯片，问：(1)采用位扩展方法可构成多大容量的存储器？(2)该存储器需要多少条地址线？(3)画出该存储器与CPU连接的结构图，设CPU的接口

37、信号有地址信号、数据信号、控制信号MREQ#和R/W#。,课间习题,80,解：32片256K1位的SRAM芯片可构成256K32位的存储器。如果机器子长为32位，则需要18条地址线，因为218=256K。因为存储容量为256K32=1024KB，所以CPU访存最高地址位为A19。,81,例2 设有若干片256K8位的SRAM芯片，问：(1)采用字扩展方法构成2048KB的存储器需要多少片SRAM芯片？(2)该存储器需要多少条地址线？(3)画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。(4)写出译码器逻辑表达式。解：(1)该存储器需要20

38、48K/256K=8片SRAM芯片；(2)需要21条地址线，因为221=2048K，其中高3位用于芯片选择，低18位作为每个存储器芯片的地址输入。(3)该存储器与CPU连接的结构图如下。,82,83,84,例3 设有若干片256K8位的SRAM芯片，问：(1)如何构成2048K32位的存储器？(2)需要多少片RAM芯片？(3)该存储器需要多少字节地址位？(4)画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。解：采用字位扩展的方法。需要32片SRAM芯片。,85,例4 某计算机的主存地址空间中，从地址000016到3FFF16为ROM存储区

39、域，从400016到5FFF16为保留地址区域，暂时不用，从600016到FFFF16为RAM地址区域。RAM的控制信号为CS#和WE#，CPU的地址线为A15A0，数据线为8位的线路D7D0，控制信号有读写控制R/W#和访存请求MREQ#，要求：(1)画出地址译码方案(2)如果ROM和RAM存储器芯片都采用8K1的芯片，试画出存储器与CPU的连接图。(3)如果ROM存储器芯片采用8K8的芯片，RAM存储器芯片采用4K8的芯片，试画出存储器与CPU的连接图。(4)如果ROM存储器芯片采用16K8的芯片，RAM存储器芯片采用8K8的芯片，试画出存储器与CPU的连接图。,86,解：(1)画出地址译码方案,87,88,(2)如果ROM和RAM存储器芯片都采用8K1的芯片，试画出存储器与CPU的连接图。解：8KB的存储区域可以用8片存储器芯片构成一组实现。8K1的存储器芯片的地址线需要13条，即A120。,89,(3)如果ROM存储器芯片采用8K8的芯片，RAM存储器芯片采用4K8的芯片，试画出存储器与CPU的连接图。解：（3）,90,(4)如果ROM存储器芯片采用16K8的芯片，RAM存储器芯片采用8K8的芯片，试画出存储器与CPU的连接图。解：（4）,