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1、CMOS反相器设计制造,CMOS反相 器,由PMOS和NMOS所组成的互补型电路叫做CMOS,CMOS反相器工作原理,当输入电压Vin为高电平时，PMOS截止，NMOS导通，Vout=0,VOL=0,当输入电压Vin为低电平时，PMOS导通，NMOS截止，Vout=VDD,VOH=VDD,在输入为0或1（VDD)时，两个MOS管中总是一个截止一个导通，因此没有从VDD到VSS的直流通路，也没有电流流入栅极，因此其静态电流和功耗几乎为0。这是CMOS电路低功耗的主要原因。CMOS电路的最大特点之一是低功耗。,CMOS电路的优点,（1）微功耗。CMOS电路静态电流很小，约为纳安数量级。（2）抗干扰
2、能力很强。输入噪声容限可达到VDD/2。（3）电源电压范围宽。多数CMOS电路可在318V的电源电压范围 内正常工作。（4）输入阻抗高。（5）负载能力强。CMOS电路可以带50个同类门以上。（6）逻辑摆幅大。（低电平0V，高电平VDD）,MOS反相器的设计,对CMOS反相器:,1.根据VM确定尺寸2.根据上升下降时间相等原则设计（WP/WN2:1),三态CMOS反相器,低电平，高阻,用于多个电路模块共享一条数据总线的情形,CMOS反相器中的功耗,n管截止,p管导通,输出为“1”,n p管同时导通,输出从“1”“0”,p管截止,n管导通,输出为“0”,CMOS反相器工作在两种状态,p,n,静止状
3、态,电荷转移状态（动态）,输出保持1不变，没有电荷转移,输出从“1”转变为“0”,有电荷转移,0,1,输出保持0不变，没有电荷转移,动态功耗,1.当输入信号为0时：,2.当输入信号为VDD时：,3.当输入信号从01(发生跳变)时：,CMOS反相器的功耗,静态功耗PS,在输入为0或1（VDD)时，两个MOS管中总是一个截止一个导通，因此没有从VDD到VSS的直流通路，也没有电流流入栅极，因此其静态电流和功耗几乎为0。,输入,CMOS反相器的功耗,考虑扩散区与衬底之间的反向漏电流后，存在较小反向漏电流,随着特征尺寸的减小，漏电流功耗变得不可忽视，减小漏电流功耗是目前的研究热点之一。,CMOS 反相
4、器版图,Polysilicon,In,Out,GND,PMOS,2l,Metal 1,NMOS,Contacts,N Well,一位全加器电路功能设计,半加器：实现两个一位二进制数加法运算的电路称为半加器。若将A、B分别作为一位二进制数，S表示A、B相加的“和”，C是相加产生的“进位”，半加器的真值表如表所示,A,B,S,C,0 00 11 0 1 1,0 01 01 00 1,A,B,S,C,=1,&,A,B,C,S,a,b,co,so,半加器逻辑图及其逻辑符号：,C=AB,表达式,全加器：对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位”进位“的逻辑电路称为全加器。由
5、此可知，全加器有三个输入端，两个输出端。,CIN,A,B,SUM,COUT,半加器1,半加器2,1,-用RTL描述的一位半加器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HADDER ISPORT(A,B:IN STD_LOGIC;SO,CO:OUT STD_LOGIC);END ENTITY HADDER;ARCHITECTURE FH1 OF HADDER ISBEGINSO=A XOR B;CO=A AND B;END ARCHITECTURE FH1;-或门的逻辑描述LIBRARY IEEE;USE IEEE.STD_LOGIC_11
6、64.ALL;ENTITY MYOR2 IS;PORT(A,B:IN STD_LOGIC;C:OUT STD_LOGIC);END ENTITY MYOR2;ARCHITECTURE FU1 OF MYOR2 ISBEIGNC=A OR B;END ARCHITECTURE FU1,-一位全加器的顶层文件（结构描述）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FADDER ISPORT(A,B,CIN:IN STD_LOGIC;SUM,COUT：OUT STD_LOGIC);END ENTITY FADDER;ARCHITECTURE FD1
7、 OF FADDER ISCOMPONENT HADDERPORT(A,B:IN STD_LOGIC;S0,C0:OUT STD_LOGIC);END COMPONENTCOMPONENT MYOR2PORT(A,B:IN STD_LOGIC;C:OUT STD_LOGIC);END COMPONENT;SICNAL D E F:STD_LOGIC;BEGINU1:HADDER PORT MAP(A,B,C0=D,S0=E);U2:HADDER PORT MAP(A=CIN,B=E,C0=F,S0=SUM);U3:MYORR2 PORT MAP(A=F,B=D,C=COUT);END ARCH
8、ITECTURE FD1;,互补静态CMOS组合逻辑电路,变换思路：在不减慢进位产生速度的前提下，让“和”与“进位”产生的子电路之间共享某些逻辑来减少晶体管数目,互补静态CMOS组合逻辑电路,连接Cin(关键路径)的管子尽量靠近输出端,CO=AB+BCi+ACi,双阱工艺 在一般的CMOS流程中，第一步往往是定义MOSFET的有源区，现在的亚0.25um工艺通常采用双阱工艺（也称双管）来定义NMOS和PMOS晶体管的有源区。阱通常是通过注入或扩散工艺形成的，掺杂为N型的称为N阱，掺杂为P型的称为P阱，而在同一硅片上形成N阱和P阱的称为双阱，注入的高能量、大剂量杂质深入外延层大约1um。阱注入决
9、定了晶体管的发值工作电压，同时避免了CMOS电路常见的一些问题。,N阱形成的主要步骤是：1、外延层；2、原氧化生长；3、第一层掩膜（N阱注入）；4、N阱注入（高能）；5、退火，如下图。外延层与衬底有完全相同的晶格结构，只是纯度更高晶格缺陷更少。氧化层的主要 作用是：1、保护表面的外延层免受沾污；2、阻止在注入过程中对硅片过度损伤；3、作为氧化屏蔽层，有助于控制注入过程中杂质的注入深度。光刻胶图形覆盖了硅片上的特定区域，将起保护起来免于离子注入。离子注入机离化杂质原子，使其加速获得高能，选出最恰当的元素注入，并聚焦离子成为极窄的一束，最后扫描使硅片不受光刻胶保护的区域得到均匀掺杂。杂质离子穿透硅
10、的晶格结构，对其共价原子结构造成损伤，这种损伤在以后的扩散以及退火步骤中得到修复。,N阱,P+外延层,氧化硅,光刻胶,P+硅衬底,N阱的形成,磷注入,退火产生4个结果：1、裸露的硅片表面生长了一层新的阻挡氧化层；2、高温使得杂质向硅中移动（扩散）；3、注入引起的损伤得到修复；4杂质原子与硅原子间的共价键被激活，使得杂质原子成为晶格结构中的一部分。,浅槽隔离（STI）工艺 浅槽隔离是在衬底上制作晶体管有源区之间隔离区的一种可选工艺，这一方法在制作亚0.25um器件时尤其有效。主要分为3个步骤：槽刻蚀、氧化物填充和氧化物平坦化。其中槽刻蚀分为4个步骤：1、隔离氧化层；2、氮化物淀积;3、第三层掩膜
11、（浅槽隔离）；4、STI槽刻蚀，如图。氮化物的作用有:其一，它是一层坚固的掩膜材料，有助于STI氧化物淀积过程中保护有源区；其二，它可以在化学机械抛光（CMP）中充当抛光阻挡层。没有光刻胶保护的区域被离子和强腐蚀性的化学物质刻蚀掉氮化硅、氧化硅以及硅。,STI槽刻蚀,多晶硅栅结构工艺 晶体管中的栅结构的制作是流程当中最关键的一步，其原因主要是:栅氧化层是工艺中最薄的薄膜；多晶硅栅是工艺中物理尺寸最小的结构，通常是整个硅片上最关键的CD线宽。其主要步骤为：1、栅氧化层的生长；2、多晶硅淀积；3、第四层掩膜（多晶硅栅）；4、多晶硅栅刻蚀，如图。在低压化学气相淀积设备中，硅烷分解，多晶硅淀积在硅片表
12、面，其厚度约为5000A。多晶硅可以提供较低的工作函数（较低的开启电压）和可靠地多晶硅氧化膜。在多晶硅与光刻胶之间通常有一层抗反射涂层（ARC）,目的是减少不希望的反射。,多晶硅栅结构工艺,轻掺杂（LDD）漏注入工艺 每个晶体管都要经过两次注入，首先是称为轻掺杂漏注入的浅注入，随后是中等或高剂量的源/漏（S/D）注入。轻掺杂漏注入使用砷和BF2这些较大质量的掺杂材料使硅片表面成为非晶态。大质量材料和表面非晶态的结合有助于维持浅结，浅结还有助于减少源漏间的沟道漏电流效应。N-轻掺杂漏注入的步骤是：1、第五层掩膜（N-LDD注入）；2、N-LDD注入（低能量，浅结），如图。P-轻惨杂漏注入的步骤是
13、：1、第六层掩膜（P-LDD注入）；2、P-LDD注入（低能量，浅结）。,N-LDD注入,侧墙的形成 侧墙用来环绕多晶硅栅，以防更大剂量的源漏（S/D）注入过于接近沟道可能引起的源漏穿通。主要步骤是：1、淀积二氧化硅；2、二氧化硅反刻。首先，在整个硅片表面淀积一层二氧化硅，随后利用干法刻蚀工艺反刻掉这层二氧化硅但并不是所有的二氧化硅都除去了，多晶硅栅的侧墙上保留了一部分二氧化硅,源/漏（S/D）注入工艺 为了完成倒掺杂技术，用中等剂量的掺杂稍稍超过LDD的结深，但是比最初的双阱掺杂的结深浅，上一步形成的侧墙阻止了注入杂质侵入狭窄的沟道。N+S/D注入的主要步骤是：1、第七层掩膜（N+S/D注入
14、）；2、N+S/D注入（中等能量）P+S/D注入的步骤：1、第八层（P+S/D 注入）；2、P+S/D（中等能量）。在n+S/D注入和P+S/D注入后，硅片在快速退火装置中退火。快速退火装置能够迅速达到1000左右的高温，并在设定温度保持数秒，这种状态对于阻止结构的扩展以及控制S/D区杂质的扩散都非常重要。,接触（孔）的形成 接触形成工艺的目的是在所有硅的有源区形成金属接触，这层金属接触可以使硅和随后淀积的导电材料更加紧密地结合起来。故钛是做金属接触的理想材料，也是可行的选择。钛的电阻很低，同时能够与硅发生充分反应，并且与二氧化硅不发生反应，当温度大于700时，钛和硅发生反应生成钛的硅化物。钛
15、和硅不发生反应，因此这两种物质不会发生化学的键合或者物理的聚集，因此钛能轻易地从二氧化硅表面除去，而不需要额外掩膜。钛的硅化物在所有有源硅的表面保留下来。钛金属接触的主要步骤是：1、钛淀积；2、退火；3、刻蚀钛，如图。,接触（孔）的形成,局部互连（LI）工艺 局部互连是在晶体管以及其他钛硅化物接触之间布金属连接线。首先要求淀积一层介质薄膜，然后是化学机械抛光、光刻和钨金属淀积，最后以金属层抛光结束。LI工艺分为LI氧化硅介质的形成和LI金属的形成。其中制作LI金属的主要步骤是;1、钛淀积，2、氮化钛淀积；3、钨淀积；4、磨抛钨，如图。,LI金属的形成,通孔1和钨塞1的形成 层间介质（ILD）充
16、当了各层金属间以及第一层金属与硅间的介质材料。ILD上有许多小的通孔为相邻的金属层之间提供电学通道，并用导电金属（通常是钨，称为钨塞）填充。制作通孔1的主要步骤是：1、ILD1氧化物淀（CVD）；2、氧化物磨抛；3、第十层掩膜（ILD1）。制作钨塞1的主要步骤是:1、金属淀积钛阻挡层（PVD）；2、淀积氮化钛（CVD）;3、淀积钨（CVD）;4、磨抛钨。,金属1（M1）互连的形成 三明治金属结构是由多种不同的难熔金属构成，包括钛、铝铜合金和氮化钛，由此构成器件的五层金属叠加结构的第一层。包括LI金属在内，本工艺流程介绍当中的器件总共有六层金属。制作金属1的主要步骤是;1、金属钛阻挡层淀积（CV
17、D）;2、淀积铝铜合金（CVD）;3、淀积氮化钛（CVD）;4、第十一层掩膜（M1），如图。,金属1互连的形成,通孔2和钨塞2的形成 制造通孔2的主要步骤是：1、ILD2间隙填充；2、ILD2氧化物淀积；3、ILD2氧化物平坦化；4、第十二层掩膜（ILD2）。制作钨塞2的主要步骤是：1、金属淀积钛阻挡层（PVD）;2、淀积氮化钛（CVD）；3、淀积钨（CVD);4、磨抛钨。有两种常见的方法填充间隙：SOG反刻和高浓度等离子体化学气相淀积（HDPCVD）.在亚0.25um工艺中更常用HDPCVD,金属2(M2)互连的形成 层间互连在剩下的金属叠加结构中不断地重复。制作金属2互连的主要步骤是：1、
18、淀积、刻蚀金属2；2、填充ILD3间隙；3、淀积、平坦化ILD3氧化物；4、刻蚀通孔3，淀积钛/氮化钛淀积钨，平坦化。,制作金属3直到制作点及合金 重复工艺制作M3和M4后，完成M4的刻蚀，淀积ILD5，这层不需要CMP，刻蚀ILD5使得在M5淀积过程中通孔能被金属填充。M5的厚度较厚，刻蚀时在必要的地方形成压焊点，在不需要的地方将金属除去。工艺的最后一步包括再次生长ILD6以及随后生长顶层氮化硅作为钝化层，如图所示。钝化的目的是保护产品免受潮气、划伤以及沾污的影响。最后在扩散炉中进行低温合金步骤，这一步加热过程有助于提高互连金属间的金属接触，从而提高器件的电学性能和可靠性。在这一步合金操作中
19、必须特别小心以免产品过加热，一起永久性的结构缺陷。,COMS剖面图,参数测试 硅片要进行两次测试以确定产品的功能可靠性。第一次测试在首层金属刻蚀完成后进行，第二次测试是在完成芯片制造的最后一步工艺进行。金属刻蚀完成以后，利用电学测试设备的微型探针测试硅片上特定器件测试结构的特定电学参数。最后在芯片厂外利用电学测试，拣选设备自动对硅片进行探查和测试。检测硅片上每一个管芯的电学功能，通过软件利用正交坐标将失败的管芯标出，此后硅片被运往装配部门，自此集成电路生产完成。,封装形式封装材料：塑料封装 塑料封装用于消费电子，因为其成本低，工艺简单，可靠性高而占有绝大部分市场份额和PCB板连接方式：SMT封
20、装 目前市面上大部分IC均采用 表面贴装式（SMT）封装封装外形：QFN四方引脚扁平式封装,封装原材料：1、晶圆2、引线框架提供电路连接和Die的固定作用；主要材料为铜、会在上面进行镀银、等材料；L/F的制程有Etch和Stamp两种；易氧化，存放于氮气柜中，湿度小于40%RH；除了BGA和CSP外，其他Packaged都会采用Lead Frame，BGA采用的是Substrae；3、焊接金线实现芯片和外部一线框架的电性和物理连接；金线采用的是99.99%的高纯度金；同时，出于成本考虑，目前有采用铜线和铝线工艺的。优点是成本低，同时工艺难度 加大，良率降低；线径决定可传导的电路；0.8mil,
21、1.0mil,1.3mils,1.5mils和2.0mils;4、塑封料/环氧树脂主要成分为：环氧树脂及各种添加剂（固定剂，改性剂，脱模剂，染色剂，阻燃剂等）；主要功能为：在熔融状态下个将Die和Lead Frame包裹起来，提供物理和电气保护，防 止外界干扰；存放条件：零下5好存，常温下需会温24小时；5、银浆成分为环氧树脂填充金属粉末（Ag）；有三个作用：将Die固定在Die Pad上；散热作用，导电作用；-50一下存放，使用之前回温24小时；,封装工艺流程概述,封装工艺流程,封装工艺流程芯片切割,当前，晶圆片尺寸不断加大，8英寸和12英寸晶圆使用越来越广泛，为了保证硅圆片质量，圆片厚度相
22、应增加，给芯片切割带来了难度。所以在封装之前，一定要对硅片进行减薄处理,封装工艺流程芯片切割,以薄型小外形尺寸封装（TSOP）为例，晶圆片电路层厚度为300um，晶圆片厚度为900um,电路层制作完成后，需要对硅片进行背面减薄。,背面减薄,将从晶圆厂出来的Wafer进行背面研磨，来减薄晶圆达到封装需要的厚度（8mils-10mils）；磨片时，需要在正面贴胶带保护电路区域同时研磨背面。研磨后，去除胶带，测量厚度；,粘胶带,磨片,去胶带,封装工艺流程芯片贴装,芯片贴装（Die Mount）又称芯片粘贴，是将IC芯片固定于封装基板或引脚架承载座上的工艺过程。芯片应贴装到引脚架的中间焊盘上，焊盘尺寸
23、要与芯片大小相匹配,封装工艺流程芯片互连,芯片互连是指将芯片焊区与电子封装外壳的I/O引线或基板上的金属布线焊区相连接，实现芯片功能的制造技术。,封装材料成型技术,热固性聚合物：低温时聚合物是塑性或流动的，当加热到一定温度时，聚合物分子发生交联反应，形成刚性固体，并不能反复加热使之塑性流动，不可回收利用。,转移成型技术（Transfer Molding）热固性塑料转移成型工艺是将“热流道注塑”和“压力成型”组合工艺。传统热流道注塑成型中，熔体腔室中保持一定的温度，在外加压力作用下塑封料进入芯片模具型腔内，获得一定形状的芯片外形。,封装材料转移成型过程,1、芯片及完成互连的框架置于模具中；2、将
24、塑封料预加热后放入转移成型机转移罐中；3、在一定温度和转移成型活塞压力作用下，塑封料注射进入浇道，通过浇口进入模具型腔；4、塑封料在模具内降温固化，保压后顶出模具进一步固化。,封装工艺流程去飞边毛刺,毛刺飞边是指封装过程中塑封料树脂溢出、贴带毛边、引线毛刺等飞边毛刺现象。随着成型模具设计和技术的改进，毛刺和飞边现象越来越少。封装成型过程中，塑封料可能从模具合缝处渗出来，流到外面的引线框架上，毛刺不去除会影响后续工艺。,毛刺飞边去除工艺：介质去毛刺飞边：研磨料和高压空气一起冲洗模块，研磨料在去除毛刺的同时，可将引脚表面擦毛，有助于后续上锡操作。溶剂去飞边毛刺和水去飞边毛刺：利用高压液体流冲击模块
25、，利用溶剂的溶解性去除毛刺飞边，常用于很薄毛刺的去除。,封装工艺流程去飞边毛刺,封装工艺流程引脚上焊锡,上焊锡目的：增加保护性镀层，以增加引脚抗蚀性，并增加其可焊性,上焊锡方法：电镀或浸锡工艺 电镀工艺:引脚清洗-电镀槽电镀-烘干浸锡工艺:去飞边-去油和氧化物-浸助焊剂-加热浸锡-清洗、烘干,封装工艺流程切筋成型,切筋成型其实是两道工序：切筋和打弯，通常同时完成。切筋工艺，是指切除框架外引脚之间的堤坝（dam bar）及在框架带上连在一起的地方；打弯工艺则是将引脚弯成一定的形状，以适合装配的需要。,对于打弯工艺，最主要的问题是引脚变形。对于PTH装配，由于引脚数较少且较粗，基本没有问题。对SM
26、T装配来讲，尤其是高引脚数目框架和微细间距框架器件，一个突出的问题是引脚的非共面性（lead non Coplanarity）。,封装工艺流程打弯工艺,造成非共面性原因：工艺过程处理不恰当成型后降温过程引起的框架翘曲,封装工艺流程芯片外形,打码是在封装模块顶部印上去不掉的、字迹清楚的字母和标识，包括制造商信息、国家、器件代码等，主要是为了便于识别和可跟踪。打码方法有多种，其中最常用的是印码（Print）方法：包括油墨印码(ink marking)和激光印码(Laser Marking)两种。,封装工艺流程打码,测试 在完成打码工序后，所有器件都要100进行测试。这些测试包括一般的目检、老化试验和最终的产品测试。,封装工艺流程测试、包装,包装 对于连续生产流程，元件的包装形式应该方便拾取，且不需作调整就能够应用到自动贴片机上。,
