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1、第六章 Verilog的数据类型及逻辑系统,学习Verilog逻辑值系统学习Verilog中不同类的数据类型理解每种数据类型的用途及用法数据类型说明的语法,学习内容：,Verilog采用的四值逻辑系统,0,Low,False,Logic Low,Ground,VSS,Negative Assertion1,High,True,Logic High,Power,VDD,VCC,Positive AssertionX Unknown:Occurs at Logical Which Cannot be Resolved ConflictHiZ,High Impedance,Tri-Stated,Di
2、sabled Driver(Unknown),主要数据类型,Verilog主要有三类(class)数据类型：,net（线网）:表示器件之间的物理连接register（寄存器）：表示抽象存储元件parameters(参数):运行时的常数(run-time constants),net（线网）,net需要被持续的驱动，驱动它的可以是门和模块。当net驱动器的值发生变化时，Verilog自动的将新值传送到net上。在例子中，线网out由or门驱动。当or门的输入信号置位时将传输到线网net上。,net类的类型（线网）,有多种net类型用于设计(design-specific)建模和工艺(techno
3、logy-specific)建模没有声明的net的缺省类型为 1 位(标量)wire类型。但这个缺省类型可由下面的编译指导改变：default_nettype,综合编译器不支持的net类型,net类的类型（线网）,wire类型是最常用的类型，只有连接功能。wire和tri类型有相同的功能。用户可根据需要将线网定义为wire或tri以提高可读性。例如，可以用tri类型表示一个net有多个驱动源。或者将一个net声明为tri以指示这个net可以是高阻态Z(hign-impedance)。可推广至wand和triand、wor和triorwand、wor有线逻辑功能；与wire的区别见下页的表。tr
4、ireg类型很象wire类型，但trireg类型在没有驱动时保持以前的值。这个值的强度随时间减弱。修改net缺省类型的编译指导：default_nettype nettype不能是supply1和supply0。,net类在发生逻辑冲突时的决断,Verilog有预定义的决断函数支持与工艺无关的逻辑冲突决断wire-and用于集电极开路电路wire-or用于射极耦合电路,寄存器类（register),寄存器类型在赋新值以前保持原值寄存器类型大量应用于行为模型描述及激励描述。在下面的例子中，reg_a、reg_b、reg_sel用于施加激励给2:1多路器。用行为描述结构给寄存器类型赋值。给reg类
5、型赋值是在过程块中。,寄存器类的类型,寄存器类有四种数据类型,不要混淆寄存器数据类型与结构级存储元件，如udp_dff,Verilog中net和register声明语法,net声明 range delay,net_name;net_type：net类型range:矢量范围，以MSB：LSB格式delay：定义与net相关的延时net_name:net名称，一次可定义多个net,用逗号分开。寄存器声明 range,reg_name;reg_type：寄存器类型range：矢量范围，以MSB：LSB格式。只对reg类型有效reg_name：寄存器名称，一次可定义多个寄存器，用逗号分开,Verilo
6、g中net和register声明语法,举例：reg a;/一个标量寄存器wand w;/一个标量wand类型netreg 3:0 v;/从MSB到LSB的4位寄存器向量reg 7:0 m,n;/两个8位寄存器tri 15:0 busa;/16位三态总线wire 0:31 w1,w2;/两个32位wire，MSB为bit0,选择正确的数据类型,module top;wire y;reg a,b;DUT u1(y,a,b);initial begina=0;b=0;#5 a=1;endendmodule,module DUT(Y,A,B);output Y;input A,B;wire Y,A,B
7、;and(Y,A,B);endmodule,输入端口可以由net/register驱动，但输入端口只能是net,输出端口可以是net/register类型，输出端口只能驱动net,在过程块中只能给register类型赋值,若Y，A，B说明为reg则会产生错误。,in1,in2,O,A,B,Y,双向端口输入/输出只能是net类型,选择数据类型时常犯的错误,用过程语句给一个net类型的或忘记声明类型的信号赋值。信息：illegal assignment.将实例的输出连接到声明为register类型的信号上。信息：has illegal output port specification.将模块的输
8、入信号声明为register类型。信息：incompatible declaration,下面所列是常出的错误及相应的错误信息(error message),信号可以分为端口信号和内部信号。出现在端口列表中的信号是端口信号，其它的信号为内部信号。对于端口信号，输入端口只能是net类型。输出端口可以是net类型，也可以是register类型。若输出端口在过程块中赋值则为register类型；若在过程块外赋值(包括实例化语句），则为net类型。内部信号类型与输出端口相同，可以是net或register类型。判断方法也与输出端口相同。若在过程块中赋值，则为register类型；若在过程块外赋值，则为
9、net类型。若信号既需要在过程块中赋值，又需要在过程块外赋值。这种情况是有可能出现的，如决断信号。这时需要一个中间信号转换。,信号类型确定方法总结如下：,选择数据类型时常犯的错误举例,修改前：module example(o1,o2,a,b,c,d);input a,b,c,d;output o1,o2;reg c,d;reg o2 and u1(o2,c,d);always(a or b)if(a)o1=b;else o1=0;endmodule,修改后：module example(o1,o2,a,b,c,d);input a,b,c,d;output o1,o2;/reg c,d;/re
10、g o2 reg o1;and u1(o2,c,d);always(a or b)if(a)o1=b;else o1=0;endmodule,example.v,选择数据类型时常犯的错误举例,Compiling source file example.vError!Illegal left-hand-side assignment Verilog-ILHSA example.v,11:o1=b;Error!Illegal left-hand-side assignment Verilog-ILHSA example.v,12:o1=0;2 errors,第一次编译信息verilog c exa
11、mple.v,第二次编译信息,Compiling source file example.vError!Incompatible declaration,(c)defined as input at line 2 Verilog-IDDIL example.v,5:Error!Incompatible declaration,(d)defined as input at line 2 Verilog-IDDIL example.v,5:Error!Gate(u1)has illegal output specification Verilog-GHIOS example.v,8:3 error
12、s,参数（parameters),用参数声明一个可变常量，常用于定义延时及宽度变量。参数定义的语法：parameter;可一次定义多个参数，用逗号隔开。在使用文字(literal)的地方都可以使用参数。参数的定义是局部的，只在当前模块中有效。参数定义可使用以前定义的整数和实数参数。,module mod1(out,in1,in2);.parameter cycle=20,prop_ del=3,setup=cycle/2-prop_del,p1=8,x_ word=16bx,file=/usr1/jdough/design/mem_ file.dat;.wire p1:0 w1;/A wire
13、 declaration using parameter.endmodule,注意：参数file不是string，而是一个整数，其值是所有字母的扩展ASCII值。若file=“AB”，则file值为8h4142。用法：$fopen(file);$display(“%s”,file);,参数重载（overriding),可用defparam语句在编译时重载参数值。defparam语句引用参数的层次化名称使用defparam语句可单独重载任何参数值。,Defparam语句（现在综合工具还不支持）,module mod1(out,in1,in2);.parameter p1=8,real_const
14、ant=2.039,x_word=16bx,file=/usr1/jdough/design/mem_file.dat;.endmodule,module test;.mod1 I1(out,in1,in2);defparam I1.p1=6,I1.file=./my_mem.dat;.endmodule,参数重载（overriding),module mod1(out,in1,in2);.parameter p1=8,real_constant=2.039,x_word=16bx,file=/usr1/jdough/design/mem_file.dat;.endmodulemodule t
15、op;.mod1#(5,3.0,16bx,./my_mem.dat)I1(out,in1,in2);.endmodule,模块实例化时参数重载,使用#,次序与原说明相同,不需要给所有参数赋新值，但不能跳跃赋值，假设模块MOD顺序定义三个参数a,b,c，则：MOD u1#(a,b)(.);MOD u2#(a)(.);MOD u3#(a,c)(.);MOD u4#(,b,c)(.);,为什么编译器认为这是参数而不是延时呢？,因为#说明延时的时候只能用于gate或过程语句，不能用于模块实例。gate（primitives)在实例化时只能有延时，不能有模块参数。,寄存器数组(Register Arra
16、ys),在Verilog中可以说明一个寄存器数组。integer NUMS 7:0;/包含8个整数数组变量 time t_vals 3:0;/4个时间数组变量reg类型的数组通常用于描述存储器 其语法为：reg MSB:LSB first_addr:last_addr;MSB:LSB定义存储器字的位数 first_addr:last_addr定义存储器的深度 例如：reg 15:0 MEM 0:1023;/1K x 16存储器 reg 7:0 PREP hFFFE:hFFFF;/2 x 8存储器描述存储器时可以使用参数或任何合法表达式 parameter wordsize=16;paramet
17、er memsize=1024;reg wordsize-1:0 MEM3 memsize-1:0;,存储器寻址(Memory addressing),存储器元素可以通过存储器索引（index)寻址，也就是给出元素在存储器的位置来寻址。mem_name addr_exprVerilog不支持多维数组。也就是说只能对存储器字进行寻址，而不能对存储器中一个字的位寻址。,module mems;reg 8:1 mema 0:255;/declare memory called memareg 8:1 mem_word;/temp register called mem_ word.initial b
18、egin$displayb(mema5);/显示存储器中第6个字的内容 mem_word=mema5;$displayb(mem_word8);/显示第6个字的最高有效位 endendmodule,若要对存储器字的某些位存取，只能通过暂存器传递,复习(review),问题：在Verilog中，什么情况下输出端会输出X值？net和register类型的主要区别是什么？在Verilog中如何定义一个常数？,解答：若输出端输出X值，一种可能是输出net上发生驱动冲突，二是由一个未知值传递到net上引起。register有存储功能，而net必须持续驱动。在Verilog中使用parameter定义一个
19、常数。文本宏也是常数的一种形式。,第7章 结构描述(structural modeling),如何使用Verilog的基本单元(primitives)如何构造层次化设计了解Verilog的逻辑强度系统,学习内容：,术语及定义(terms and definations),结构描述:用门来描述器件的功能primitives(基本单元):Verilog语言已定义的具有简单逻辑功能的功能模型(models),结构描述,Verilog结构描述表示一个逻辑图结构描述用已有的元件构造。,module MUX4x1(Z,D0,D1,D2,D3,S0,S1);output Z;input D0,D1,D2,D
20、3,S0,S1;and(T0,D0,S0_,S1_),(T1,D1,S0_,S1),(T2,D2,S0,S1_),(T3,D3,S0,S1);not(S0_,S0),(S1_,S1);or(Z,T0,T1,T2,T3);endmodulemodule rs_latch(y,yb,r,s);output y,yb;input r,s;nor n1(y,r,yb);nor n2(yb,s,y);endmodule,结构描述等价于逻辑图，都是连接简单元件构成更复杂元件,通过门的实例使用门,忽略了门的实例名。,同一种门可以通过一个语句实例化,Latch,结构描述（续）,结构描述等价于逻辑图。它们都是连
21、接简单元件来构成更为复杂的元件。Verilog使用其连接特性完成简单元件的连接。在描述中使用元件时，通过建立这些元件的实例来完成。上面的例子中MUX是没有反馈的组合电路，使用中间或内部信号将门连接起来。描述中忽略了门的实例名，并且同一种门的所有实例可以在一个语句中实例化。上面的锁存器(latch)是一个时序元件，其输出反馈到输入上。它没有使用任何内部信号。它使用了实例名并且对两个nor门使用了分开的实例化语句。,Verilog基本单元（primitives),Verilog基本单元提供基本的逻辑功能，也就是说这些逻辑功能是预定义的，用户不需要再定义这些基本功能。基本单元是Verilog开发库的
22、一部分。大多数ASIC和FPGA元件库是用这些基本单元开发的。基本单元库是自下而上的设计方法的一部分。,基本单元的引脚(pin)的可扩展性,基本单元引脚的数目由连接到门上的net的数量决定。因此当基本单元输入或输出的数量变化时用户不需要重定义一个新的逻辑功能。所有门（除了not和buf）可以有多个输入，但只能有一个输出。not和buf门可以有多个输出，但只能有一个输入。,带条件的基本单元,Verilog有四种不同类型的条件基本单元这四种基本单元只能有三个引脚：output,input,enable这些单元由enable引脚使能。当条件基本单元使能信号无效时，输出高阻态。,带条件的基本单元（续）
23、,条件基本单元有三个端口：输出、数据输入、使能输入,三种未知状态：值 强度x 1,0,z 未知L 0,z 未知H 1,z 未知,基本单元实例化,在端口列表中，先说明输出端口，然后是输入端口实例化时实例的名字是可选项 and(out,in1,in2,in3,in4);/unnamed instance buf b1(out1,out2,in);/named instance延时说明是可选项。所说明的延时是固有延时。输出信号经过所说明的延时才变化。没有说明时延时为0。notif0#3.1 n1(out,in,cntrl);/delay specified信号强度说明是可选项 not(strong1
24、,weak0)n1(inv,bit);/strength specified,module intr_sample;reg A;wire Y;not#10 intrinsic(Y,A);initial begin A=0;#15 A=1;#15 A=0;#8 A=1;#8 A=0;#11 A=1;#10$finish;endendmodule,仿真波形,固有延时,模块实例化(module instantiation),模块实例化时实例必须有一个名字。使用位置映射时，端口次序与模块的说明相同。使用名称映射时，端口次序与位置无关没有连接的输入端口初始化值为x。,module comp(o1,o2,
25、i1,i2);output o1,o2;input i1,i2;.endmodulemodule test;comp c1(Q,R,J,K);/Positional mapping comp c2(.i2(K),.o1(Q),.o2(R),.i1(J);/Named mapping comp c3(Q,J,K);/One port left unconnected comp c4(.i1(J),.o1(Q);/Named,two unconnected portsendmodule,名称映射的语法：.内部信号（外部信号）,没有连接时通常会产生警告,module driver(in,out,en
26、);input 2:0 in;output 2:0 out;input en;bufif0 u2:0(out,in,en);/array of buffersendmodule,实例数组(Array of Instances),实例名字后有范围说明时会创建一个实例数组。在说明实例数组时，实例必须有一个名字(包括基本单元实例)。其说明语法为：();,两个模块功能完全等价,范围说明语法：MSB:LSB,module driver_equiv(in,out,en);input 2:0 in;output 2:0 out;input en;/Each primitive instantiation i
27、s done separately bufif0 u2(out2,in2,en);bufif0 u1(out1,in1,en);bufif0 u0(out0,in0,en);endmodule,实例数组(Array of Instances)(续),如果范围中MSB与LSB相同，则只产生一个实例。一个实例名字只能有一个范围。下面以模块comp为例说明这些情况,module oops;wire y1,a1,b1;wire 3:0 a2,b2,y2,a3,b3,y3;comp u1 5:5(y1,a1,b1);/只产生一个comp实例 comp m1 0:3(y2,a2,b2);comp m1 4
28、:7(y3,a3,b3);/非法endmodule,ml作为实例阵列名字使用了两次,逻辑强度(strength)模型,Verilog提供多级逻辑强度。逻辑强度模型决定信号组合值是可知还是未知的，以更精确的描述硬件的行为。下面这些情况是常见的需要信号强度才能精确建模的例子。开极输出(Open collector output)(需要上拉）多个三态驱动器驱动一个信号MOS充电存储ECL门（emitter dotting)逻辑强度是Verilog模型的一个重要部分。通常用于元件建模，如ASIC和FPGA库开发工程师才使用这么详细的强度级。但电路设计工程师使用这些精细的模型仿真也应该对此了解。,逻辑强
29、度(strength)模型（续）,用户可以给基本单元实例或net定义强度。基本单元强度说明语法：（）；例：nand(strong1,pull0)#(2:3:4)n1(o,a,b);/strength and delay or(supply0,highz1)(out,in1,in2,in3);/no instance name用户可以用%v格式符显示net的强度值$monitor($time,output=%v,f);电容强度(large,medium,small)只能用于net类型trireg和基本单元tran 例如：trireg(small)tl;,信号强度值系统,Verilog多种强度决断
30、,在Verilog中，级别高的强度覆盖级别低的强度,复习,问题：什么是Verilog中的结构化描述？连接模块端口有哪两种方法？哪一种更通用一些？什么是实例数组？什么时候实例名字是可选的？,解答：结构化描述是使用Verilog基本单元或单元(cell)级元件对设计进行描述，与逻辑图很相似。可以根据次序（位置映射）或名字（名称映射）来映射端口。虽然在这个教程中大多使用位置映射，这主要是为了节省空间。在实际设计中，名称映射可能更通用一些。实例数组用一条语句创建模型(模块或基本单元）的多个实例。基本单元实例化时实例名是可选的，说明基本单元数组时除外。当实例化模块时，实例名是必须的。,第8章 延时模型,
31、学习内容：如何说明块延时如何说明分布延时如何说明路径延时怎样在模块中说明时序检查标准延时格式SDF（Standard Delay Format),术语及定义,模块路径(module path):穿过模块，连接模块输入(input端口或inout端口）到模块输出(output端口或inout端口）的路径。路径延时(path delay)：与特定路径相关的延时PLI：编程语言接口，提供 Verilog数据结构的过程访问。时序检查(timing check)：监视两个输入信号的关系并检查的系统任务，以保证电路能正确工作。时序驱动设计(timing driven design)：从前端到后端的完整设计
32、流程中，用时序信息连接不同的设计阶段,延时模型类型(Delay Modeling Types),延时有三种描述模型：,将全部延时集中到最后一个门,延时分布在每一个门上,分布延时,块延时,路径延时,块延时(Lumped Delay),块延时方法是将全部延时集中到最后一个门上。这种模型简单但不够精确，只适用于简单电路。因为当到输出端有多个路径时不能描述不同路径的不同延时。可以用这种方法描述器件的传输延时，并且使用最坏情况下的延时(最大延时）。,timescale 1ns/1nsmodule noror(Out,A,B,C);output Out;input A,B,C;nor n1(net1,A,
33、B);or#3 o1(Out,C,net1);endmodule,用块延时描述时，不同路径的延时完全相同，左边例中各路径延时为：A-Out is 3 ns B-Out is 3 ns C-Out is 3 ns,分布延时(Distributed Delays),分布延时方法是将延时分散到每一个门。在相同的输出端上，不同的路径有不同的延时。分布延时有两个缺点：在结构描述中随规模的增大而变得异常复杂。仍然不能描述基本单元(primitive)中不同引脚上的不同延时。,timescale 1ns/1nsmodule noror(Out,A,B,C);output Out;input A,B,C;no
34、r#2 n1(net1,A,B);or#1 o1(Out,C,net1);endmodule,这种描述方法描述的不同路径的延时。例中各路径延时为：A-Out is 3 ns B-Out is 3 ns C-Out is 1 ns,模块路径延时(Module Path Delays),module noror(O,A,B,C);output O;input A,B,C;nor n1(net1,A,B);or o1(O,C,net1);specify(A=O)=2;(B=O)=3;(C=O)=1 endspecifyendmodule,例中各路径延时为：A-Out is 2 ns B-Out is
35、 3 ns C-Out is 1 ns,在专用的specify块描述模块从输入端到输出端的路径延时。精确性：所有路径延时都能精确说明。模块性：时序与功能分开说明,路径必须括在圆括号内,结构描述的零延时反馈(Loop),当事件队列中所有事件结束时仿真前进一个时片。在某种零延时反馈情况下，新事件在同一时片不断的加入，致使仿真停滞在那个时片。若在结构描述中出现从输出到输入的零反馈情况，多数仿真器会检测到这个反馈并产生错误信息。Verilog的lint checker对这种情况会提出警告。解决这个问题的方法是在电路中加入分布延时。路径延时不能解决零延时振荡问题，因为输出信号在反馈前不会离开模块。,精确
36、延时控制,在Verilog中，可以：说明门和模块路径的上升(rise)、下降(fall)和关断(turn-off)延时 and#(2,3)(out,in1,in2,in3);/rise,fall bufif0#(3,3,7)(out,in,ctrl);/rise,fall,turn-off(in=out)=(1,2);/rise,fall(a=b)=(5,4,7);/rise,fall,turn-off在路径延时中可以说明六个延时值(0 1,1 0,0 Z,Z 1,1 Z,Z 0)(C=Q)=(5,12,17,10,6,22);在路径延时中说明所有12个延时值(0 1,1 0,0 Z,Z 1,
37、1 Z,Z 0,0 X,X 1,1 X,X 0,X Z,Z X)(C=Q)=(5,12,17,10,6,22,11,8,9,17,12,16);上面所说明的每一个延时还可细分为最好、典型、最坏延时。or#(3.2:4.0:6.3)o1(out,in1,in2);/min:typ:max not#(1:2:3,2:3:5)(o,in);/min:typ:max for rise,fall user_module#(1:2:3,2:3:4)(）;在Cadence Verilog中还不支持(b=y)=(2:3:4,3:4:6,4:5:8);/min:typ:max for rise,fall,and
38、 turnoff,精确延时控制（续）,上升延时是输出转换为1时的延时下降延时是输出转换为0时的延时关断延时输出转换为三态时的延时到X的转换延时是最小延时，而从X到其它值的转换使用最坏延时如果说明了上升、下降和关断延时，则1-X的转换延时使用上升和关断延时的最小值。X-0的延时为下降延时；X-Z的转换为关断延时。如果只说明了上升和下降延时，则1-X和X-0使用下降延时，X-Z使用上升和下降延时的最小延时如果只说明了一个延时，则所有转换使用这个延时。如果说明了六个延时，则1-X使用1-X和1-Z中最小延时；X-0使用1-0和X-0的最大延时；X-Z使用1-Z和0-Z中的最大延时。,延时说明定义的是
39、门或模块的固有延时。输入上的任何变化要经过说明的延时才能在输出端反映出来。如果没有延时说明，则基本单元的延时为0。分布关断延时只对三态基本单元有效。,Specify块,specify块定义了模块的时序部分时序信息和功能在不同的块中描述，这样功能验证独立于时序验证。specify块在不同的抽象级中保持不变。设计的功能描述中的延时，如#delay在综合时不起作用specify块由specify开始，到endspecify结束，并且在模块内部使用关键字specparam在specify中进行参数声明。不要同模块参数(由parameter说明)混淆。specparam只能在specify块内声明参数并
40、使用；而parameter也只能在specify外声明参数并使用。specify块可以：描述穿过模块的路径及其延时描述时序检查以保证器件的时序约束能够得到满足定义特定模块或特定模块路径的时钟过滤限制,模块路径的并行连接和全连接（specify续）,*表示全连接，也就是所有输入连接到所有输出=表示并行连接，也就是信号对之间的连接,(a,b=q,qb)=15;等价于：(a=q)=15;(b=qb)=15;,(a,b*q,qb)=15;等价于：(a=q)=15;(b=q)=15;(a=qb)=15;(b=qb)=15;,模块路径的并行连接和全连接（specify续）,这里有一些路径延时说明的例子：,
41、/从 a 到 out 和从 b 到 out的路径延时说明(a,b=out)=2.2;/从 r 到 o1 和 o2 的上升、下降延时说明(r*o1,o2)=(1,2);/从 a1 到 b1 和 从 a0 到 b0 的路径延时说明(a 1:0=b 1:0)=3;/并行连接/从 a 到 o 的全路径延时说明(a7:0*o7:0)=6.3;/full connection,specify块参数,specify块中的参数由关键字specparam说明。specparam参数和模块中parameter定义的参数作用范围不同，并且specparam定义的参数不能重载。下面总结了两种参数的差别：,specif
42、y参数关键字为specparam声明必须在specify块内声明只能在specify块内使用不能使用defparam重载模块参数使用关键字parameter声明必须在specify块外声明只能在specify块外使用可以用defparam重载占用存储器，因为在每个模块实例中复制,module noror(O,A,B,C);output O;input A,B,C;nor n1(net1,A,B);or o1(O,C,net1);specify specparam ao=2,bo=3,co=1;(A=O)=ao;(B=O)=bo;(C=O)=co;endspecifyendmodule,使用sp
43、ecparam定义参数的例子：,状态依赖路径延时SDPD,状态依赖路径延时在说明的条件成立时赋予路径一个延时。,module XOR2(x,a,b);input a,b;output x;xor(x,a,b);specify if(a)(b=x)=(5:6:7);if(!a)(b=x)=(5:7:8);if(b)(a=x)=(4:5:7);if(!b)(a=x)=(5:7:9);endspecifyendmodule,有时路径延时可能依赖于其它输入的逻辑值。SDPD就是用于说明这种情况。在例子中，a到out的延时依赖于b的状态。SDPD说明语法：if 路径延时说明;SDPD说明不使用else子
44、句。条件值为X或Z则认为条件成立。当一个路径中有多个条件成立时使用最小值。所有输入状态都应说明。若没有说明则使用分布延时(若说明了分布延时)，否则使用零延时。条件有一些限制，但许多仿真器并不遵循IEEE标准的限制。,惯性(inertial)和传输(transport)延时模型,对于惯性延迟，若路径延时小于门的固有延时，信号会被淹没。对于传输延迟，输入上每个变化都会反映到输出上。惯性延迟与传输延时的比较,固有延时2ns,小于2ns固有延时的脉冲在输出上没有反映,输入的任何变化反映到输出,1ns宽度的脉冲,仿真器使用缺省的延迟模型，有的可以用命令行选项，有的用仿真器专用的编译指导指定延迟模型。,路
45、径脉冲控制,使用specparam参数PATHPULSE$控制模块路径对脉冲的处理。语法：PATHPULSE$=(,?)PATHPULSE$=(,?),specify(en=q)=12;(data=q)=10;(clr,pre*q)=4;specparam PATHPULSE$=3,PATHPULSE$en$q=(2,9),PATHPULSE$clr$q=1;endspecify,en输入波形,输出q带倾斜波形硬件可能产生的波形,例子,路径脉冲控制,可以用PATHPULSE$声明的 specparam参数覆盖全局脉冲控制PATHPULSE$声明的 specparam参数缩小了指定模块或模块内特
46、定路径的模块路径延时的范围。只声明一个值时，error_value和reject_value相同，如 PATHPULSE$=3;等价于 PATHPULSE$=(3,3);脉冲宽度小于reject_value的信号将被滤掉，而小于error_value的值会使输出产生不定状态。由上面带斜率的波形可以看出，模块中en信号在时间t发生变化并开始影响q；若en脉冲在时间t+2结束，则q没有被完全驱动，q将恢复原值，如点波形所示。若en脉冲在时间t+9结束，q则可能完成驱动，也可能没有，处于未知状态。如果en到t+9一直有效，q将输出新值。,Verilog时序检查,使用时序检查以验证设计的时序时序检查完
47、成下列工作：确定两个指定事件之间的时差比较时差与指定的时限如果时差超过指定时限则产生时序不能满足的报告。这个报告只是一个警告信息，不影响模块的输出Verilog支持的时序检查有：setup(建立时间）hold（保持时间）pulse width（脉冲宽度）clock period（时钟周期）skew（倾斜）recovery（覆盖）,Verilog时序检查（续）,系统任务$setup在数据变化到时钟沿的时差小于时限则报告一个violation,如$setup(data,posedge clk,4);系统任务$hold在时钟沿到数据变化的时差小于时限则报告一个violation,如$hold(pos
48、edge clk,data,3);$setuphold是$setup和$hold的联合。$setuphold(posedge clk,data,4,3);,Verilog时序检查（续）,建立时间：$setup(data_event,clk_event,limit,notifier);保持时间：$hold(clk_event,data_event,limit,notifier);建立/保持时间：$setuphold(clk_event,data_event,s_limit,h_limit,notifier);覆盖：$recovery(reference_event,data_event,limi
49、t,notifier);$removal(ctrl_event1,ctrl_event2,limit,notifier);$recrem(reference_event,data_event,rec_limit,rem_limit,notifier);$width(ctrl_event,limit,threshold,notifier);$period(ctrl_event,limit,notifier);$skew(ctrl_event1,ctrl_event2,limit,notifier);,时序检查中的通知(notifier)（续）,可以说明并使用一个notifier来显示时序不满足(
50、violation)$setuphold(ref_event,data_event,s_limit,h_limit,NOTIFY);notifier是可选的notifier是一个1位的寄存器时序检查产生violation时，Verilog报告信息并使notifier翻转当时序violation产生时，可以用notifier使输出变为未定义值。有两种方法使notifier影响输出值将notifier作为UDP的一个输入端口在高级行为模块中，不需要为notifier声明一个端口也可以对其进行操作。,notifier举例,timescale 1ns/1nsmodule dff_notifier(q,
