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1、第四节 Intel 80486处理器,增加了数据的猝发传送方式;指令预取队列长度,由16字节增加到32字节;片内集成了8K的Cache,并支持片外Cache;片内集成了浮点协处理器FPU;支持数据位的奇偶校验;指令流水线方式,80486的主要改进:,一、80486的内部结构(一)功能模块 在80386基础上,增加:8KCache 浮点协处理器 FPU 如下图所示:,内部64位总线连接EU和FPU;可以禁止分页,所以SU输出可直接送到Cache;SU和PU首先寻址Cache,不命中才寻址内存。,(二)内部寄存器 通用寄存器/段寄存器/指令指针与80386相同。,1、FR标志位寄存器:新增标志位
2、AC对齐标志 对齐的含义:16位的字,从偶地址开始存放(起始地址最低位为0,能被2整除);对32位的字,存放的起始地址能被4整除,且最低2位为0,依此类推,双字(64位)存放的起始地址能被8整除(低3位为0)等。以上情况都称为对齐的。数据按对齐的方式存放,对数据的存取速度更快。,为什么CR3、页目录和页表都只给出20位的地址作为基地址？,从对齐的角度,一个4K的页面是对齐的,低12位为0,只需要给出高20位地址,实际访问时,低12位补0。,AC=,0 不作对齐检查1 进行对齐检查,仅在特权级3,未对齐时产生异常中断,2、CR0 CR3 控制寄存器,CR0,新增控制位,CD,1 读未命中,禁止填
3、充Cache,(即从内存中读取的数据不写入Cache),0 读未命中,允许填充Cache,NW,1 不允许直写,(写命中Cache,不写入内存),0 允许直写Cache,AM,1 允许AC对齐标志0 禁止AC对齐标志,(便于与80386兼容),WP,1 任何特权级的任务,对页面都只能读0 按描述子/页目录/页表的规定实施读写保护,NE,1 如果浮点部件出现异常,则产生异常中断INT16,CR3 在80386基础上增加了两位:,PCD,1 禁止页目录项的内容进入Cache(禁止填充Cache)0 允许页目录项的内容进入Cache,PWT,1 片外Cache采用直写方式0 片外Cache采用回写方
4、式,(注:80486片内的Cache只有直写方式),二、80486片内Cache,80486片内集成8K的高速缓存。(一)结构 8K的高速缓存采用四组关联式结构,将整个8K分成四路,每一路分成128组,每组分成四行,每行四个字节。每一行设置了一个有效位V,用于指示该行是否有效(V1时该行有效,V=0时该行无效)。,为了便于使用LRU算法,对每四行,设置了三个标志位B0、B1、B2,用来指示这四行最近被访问的情况。如下图所示:,B0 B1 B2,0路,3路,2路,1路,.,.,4个字节,每四行附加的标志位B0、B1、B2指示这四行最近被访问的情况,按以下方式进行设置:,最近被访问的是,0行或1行
5、,则1B02行或3行,则0B0,0行 1B11行 0B1,2行 1B23行 0B2,(二)高速缓存工作过程控制 1.四种工作方式 CR0中CD和NW两个控制位,其四种组合构成了Cache的四种工作方式(注 80486中的Cache,在“写不命中时,只写内存,不写Cache”):,CD NW,Cache正常工作方式(允许Cache填充、直写和“使无效“功能),无效(如果将该状态装入CR0,将产生异常中断),禁止Cache填充,但允许直写和“使无效”功能,禁止Cache填充,也禁止直写和“使无效”功能,0 0 0 1 1 0 1 1,功 能,说明:,CD和NW=10,禁止Cache填充,则在“读未
6、命中时”只访问主存;,不允许将从主存读取的数据和对应的地址写入Cache;,数据传送,在“写不命中时”只写主存不写Cache。只允许直写,仅在“写命中”时,既写入Cache,又要写入内存,数据传送,因此,CD和NW=10时,可以用软件方式对某些主存单元的高速缓存行进行控制。比如,为防止Cache内容过时的方法之一,就是“不可高速用存储器”,禁止共享区的内存单元内容进入Cache。,CD和NW=11时:,该主要用于程序测试。预先将某些测试所需要的数据装入Cache,然后将CD和NW设置为11,断开Cache与主存的联系。测试开始后,程序只访问预先装入Cache的数据,不会有启动总线周期访问内存,
7、也不会出现“不命中”。,高速缓存的几种功能均被禁止,即“读不命中”时,只读主存而不写入Cache;,“写不命中”时,只写主存而不写入Cache,且不允许直写;,也不能标识某些Cache内容无效,意味着此时Cache与主存的联系已被断开。,2.Cache的更新(淘汰)淘汰过程按如以下流程:,Y,Y,N,N,淘汰无效行,2行或3行不常用,淘汰3行,淘汰2行,N,淘汰1行,淘汰0行,N,Y,0行或1行不常用,Y,3.高速缓存的清除 软件方式 执行指令INVD或者WBINVD WBINVD先将Cache内容写回主存,再清除。注:80486片内的Cache采用的是直写方式,这两条指令对片内Cache的执
8、行结果相同;但片外Cache可能采用回写,所以设置了WBINVD指令。硬件方式,4.页面的可高速缓存性 什么是页面的可高速缓存性？,针对一个页面,禁止或允许其内容进入Cache(即控制页面的内容是否可以进入Cache)。,与“不可高速用存储器”的概念相同,即不允许某些主存单元内容进入Cache。,如何控制页面的可高速缓存性？,在CR0中的CD位,CD,1 读未命中,禁止填充Cache0 读未命中,允许填充Cache,80486的分页机制的页目录项和页表项中的PCD(D4,386处理器未使用该位):,PCD,1 禁止页表的内容进入Cache0 允许页表的内容进入Cache,PCD,1 禁止页面的
9、内容进入Cache0 允许页面的内容进入Cache,80486的输出引脚 非独立功能PCD,在CR3控制寄存器中,PCD,1 禁止页目录项的内容进入Cache0 允许页目录项的内容进入Cache,(页目录项),(页表项),上述信号及引脚之间的关系:,当“或非门”输出,1 当前页允许填充Cache0 当前页不允许填充Cache,由此可得:,只有当CD=0、PCD=0、并且0时,才能进行Cache填充,只要这三者中有一个位“1”,就禁止填充Cache。,三、80486的引脚功能 1.数据奇偶校验引脚,DP3DP0,每一位针对一个字节,即:,DP3 DP2 DP1 DP0,D31 D24 D23 D
10、16 D15 D8 D7 D0,写数据时:,CPU根据输出的数据,内部自动按偶校验方式生成DP3 DP0,并连同数据位一起输出。,读数据时:,CPU将数据位连同校验位一起读回来。这要求被CPU读取的设备生成校验位。,2.奇偶校验检查位(CPU输出),读周期后有效,指示读取的数据是否奇偶出错。,奇偶校验位及校验检查位 简化接口设计,例:处理器与一8位外设通信,进行出错校验,设计利用以上信号进行校验的接口电路原理图,DP0,INT引起中断要求CPU重发,INT引起中断要求CPU重读,D7 D0,(读:生成校验位),读数据时:,写数据时:,3.总线宽度控制信号,请求进行16位数据传送,相同处:,表示
11、外设请求CPU进行16位的数据传送。如果CPU执行的32位的I/O指令,自动将其转换成两个16位的数据传送周期;,不同处:,对80386,数据只在总线低16位D15D0上传送。,读操作时:,CPU的两个16位的读周期都只采样数据总线低16位;,写操作时:,第一个周期,在总线的D15D0上发送低半部;第二个周期,CPU将高半部自动复制到数据总线低16位D15D0上发送。,只需将外设的16位数据线连接到数据总线的低16位D15D0。,读周期:,对80486,如果CPU执行的32位的I/O指令,第一个周期在数据总线低16位传送低位字,第二个周期在数据总线高16位传送高位字。,第二次读,第一次读,外设
12、的16位数据线连接到数据总线的高16位D31D16还是低16位D15D0?,写周期:,第二次写,第一次写,外设的16位数据线连接到数据总线的高16位D31D16还是低16位D15 D0?,如果CPU执行的32位的I/O指令,则自动转换成4个总线周期。四个周期传送四个字节,依次在数据总线的四个字节上传送。,进行8位数据的传送,一次传送一个字节,外设的8位数据线连接到数据总线的四个字节的哪个字节上?,针对8位外设。,用中间电路进行转换,保证16位或8位外设的数据能依次传送到数据总线的不同部分,如下图所示:,解决方法:,D31D24,D7 D0,D23D16,D15D8,字交换电路,字节交换电路,8
13、位,16位,字节交换电路,8位输入设备,D31D24,D7D0,D23D16,D15D8,4.总线请求及总线相应信号,HOLD:,总线请求信号,(总线主设备与从设备),HLDA:,总线响应信号,AHOLD:,地址保护请求信号,一个总线主控设备向处理器提出的释放系统地址总线的请求信号。,5.Cache控制信号,有效时,可以填充Cache,有效时,清除Cache,PCD PWT,用于控制片外Cache,CPU输出信号,指示CPU总线周期开始(地址及相应控制信号已发到总线上,)。,CPU的输入信号,向CPU指示有其它主控设备已将要进行内存写入操作的地址放到了系统地址总线上。,用于80486总线监视地
14、总线监视功能,便于在必要的情况下,将Cache某些单元标识为无效。,某主控设备发出AHOLD80486,要求80486释放系统地址总线;,80486读取该地址(80486地址总线为双向),与自身Cache中已有的地址进行比较,若该地址存在,则标识该地址单元内容无效。,6.总线仲裁信号,BREQ,用于多机系统的总线请求信号,CPU的输出信号,CPU收到该信号,将被强制让出总线使用权。,7.总线状态信号,与8086的Ready含义相同,用于猝发(Burst)传送,在80486中,猝发传送是指每一个T(而不是每一个总线周期2个T)传送一个数据。,猝发传送由外设CPU提出请求后进行。,外设请求猝发的方
15、式是通过发送另一个“数据准备好”信号来实现的,每个时钟节拍T,CPU在每个T采样数据总线。,如下图所示:,猝发传送,结束猝发传送有两种方式:,被访问设备主动结束:,CPU主动中止:,四、80386/80486多功能接口芯片 82380简介,82380 的主要功能部件:,DMA控制器(相当于原来地8237和80286中的82258DMAC的功能)DRAM刷新控制器(=W4006AF,由WACOM公司设计)中断控制器(相当于8259)可编程计数/定时器(相当于8253)等待状态发生器(用于产生Ready信号)系统重置电路(用于产生Reset信号),1.DMA控制器 构成,内部含有8个通道,可以连接
16、8个请求设备;,每个通道有独立的控制逻辑和通道寄存器.,工作过程:略,DMA传送方式,三种工作方式(通过写入控制字来规定):,单一数据传送 1个DMA周期传送一个数据后结束,CPU重新控制总线。,若DREQi请求端输入一直连续地发出请求,则信号DREQi-HOLD-HLDA始终重复至所要的字节数传输完毕为止。,每一次数据传输时,DMA控制器都需要对DREQ输入进行仲裁,并且执行HOLD/HLDA操作。,数据块传送 设置DMA内的一个24位计数器的计数初值,每传送一个字节,计数器减1,直到计数器减为0为止,传送结束。,需求传送 计数器仍然计数,直到计数器减为0传送结束;,若请求信号DREQ变为无
17、效,也结束DMA传送,DMA仲裁(多个请求信号同时有效时),固定方式(静态方式):软件编程设置通道优先权,若不重新设置,则保持不变;若软件对优先权不加以设定,则DMA控制器自动按通道0到通道7优先权从高到低。,循环式(动态方式):,一个通道请求被响应且完成数据传送后,优先权自动降为最低。,实际上,8个通道还可以分成两个组(0 3通道和47通道),两个组可以分别按不同的优先级设置方式。,8237A一般只限于执行I/O设备与存储器之间的传输,其中有两个通道可用于两个存储区域之间的数据传送。,82380则可以控制以下部件间的数据传送:,存储器与存储器之间 存储器与I/O设备之间 两个高速I/O设备之
18、间,82380的DMA与8237A的兼容性 82380的DMA除包含了8237A的全部功能外,增加一些控制寄存器,也增加了寄存器的长度,并增加了一些功能。比如:,2.可编程计数定时器,与Intel 8253基本相同,核心为4个计数通道.,第1控制寄存器用于控制计数/定时器0、1、2;,第2控制寄存器用于控制计数/定时器3;,四个计数通道独立工作,每个通道有6种工作方式,可作为分频器、方波发生器、信号发生器等,比如,软件编程将一个初始计数值写入控制寄存器,一旦Gate触发,对CLK计数。,如下图所示:,在本质上,计数和定时是相同的。因为定时是通过计数来实现的。,只要计数脉冲CLK是周期信号,周期长度是已知的,要定时多长时间,就可计算出计数值为多少。,比如,CLK的周期长度为t,需要定时的时间长度为T,则计数初值为n=T/t。写入计数初值n,到时间T时,Tout就输出低电平。,3.中断控制器PIC(可编程中断控制器)与Intel 8259基本相同。,82380内含有三个类似于Intel 8259 的PIC,并形成级联。每一个称为一个中断层,如下图所示:,说明:三个中断层级联,除去用于82380内部的中断连接,用于外部中断连接的引脚为15个。另外,对三个中断层优先级的规定是:ABC,4.等待状态发生器 用于产生Ready信号。,
