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1、第五章 时序逻辑电路,5.1 概述,任一时刻的输出仅取决于该时刻的输入，与过去的输入无关。,1.时序逻辑电路的概念,任一时刻的输出不仅取决于该时刻的输入，而且过去的输入有关。,(无记忆功能),(有记忆功能),下图为时序逻辑电路的结构框图,其中，x1、x2 xi，代表输入信号；y1、y2 yj，代表输出信号；z1、z2 zk，代表存储电路的输入信号；q1、q2 ql，代表存储电路的输出信号。,可写出三个方程：P225,2.时序逻辑电路的分类,(1)按存储电路的触发脉冲分类,各触发器有统一的触发脉冲(Synchronous Sequential Logic Circuit),各触发器无统一的触发脉
2、冲(Asynchronous Sequential Logic Circuit),(2)按输出信号的特点分类,输出状态不仅与存储电路有关，还与输入有关；,输出状态仅与存储电路的状态有关。,显然，穆尔型时序电路时米利型的一个特例。,以后会看到，有些具体的时序电路中，并不都具备结构框图所示的完整形式，有的时序电路没有输入变量，有的没有组合电路部分，但时序电路一定包含由触发器构成的存储电路。,3.本章学习内容,(1)同步时序逻辑电路的分析方法和设计方法；,(2)几种常见的中规模集成时序逻辑电路的逻辑功能和使用方法；,(3)异步时序逻辑电路的分析方法和设计方法是非重点内容；此外，所有中规模集成电路内部
3、结构都不需要记忆。,5.2 时序逻辑电路的分析方法,5.2.1.同步时序逻辑电路的分析方法,事实上，逻辑电路图本身就是逻辑功能的一种描述方式，但是它往往不能比较直观地表示出电路的逻辑功能，这一点在时序电路中尤为突出。因此，我们需要把它的逻辑功能用一些比较直观的形式表示出来，这就是时序逻辑电路的分析。,分析步骤：,(1)写触发器的驱动方程(即触发器输入信号的逻辑函数)；,(2)将驱动方程代入触发器的特性方程，得触发器的状态方程(Q的次态方程式）；,(3)由逻辑图写输出方程；,(4)由前述三个方程组，求出状态转换表，状态转换图或时序图。,通过一个例子来学习分析过程。,例1 试分析如下时序逻辑电路的
4、逻辑功能。,(2)将驱动方程代入触发器的特性方程，得触发器的状态方程；,为简化起见，将现态的上标n略去。,(3)由逻辑图写输出方程；,以上(1)(2)(3)已经用逻辑函数式完整地描述了逻辑电路图，但其逻辑功能仍不够直观，需做第(4)步操作。,(4)由前述三个方程组，求出状态转换表和状态转换图。,以真值表的形式列出所有可能出现的现态和输入变量的组合，将现态和输入变量值代入(2)状态方程组和(3)输出方程，得出对应于现态的次态和输出，此表即为状态转换表。,状态转换表求取方法：,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,0 0 0,0 0 0,状态转换表,注：本例没有输
5、入变量，只需考虑Q1Q2Q3的组合状态；另外，CP不是输入，它是控制所有触发器同步动作的时钟信号。,状态转换图获取方法：用圆圈表示状态转换表中三个状态变量Q3Q2Q1可能出现的8状态组合，用8个圆圈表示；以箭头表示状态转换的方向，并在箭头旁边注明状态转换前的输入变量值和输出状态值。,状态转换表还是不能十分清晰地描述出电路的逻辑功能，再由状态转换表画出状态转换图。,状态转换图,(1)该电路具有计数功能；每经过7个脉冲，状态Q3Q2Q1循环一周，输出端Y输出一个脉冲。,结论：,(2)该电路能自行启动。,补充知识：时序图,目前为止，对于时序电路逻辑功能的描述已经介绍过了如下方法：逻辑电路图、三个方程
6、组(驱动方程组，状态方程组，输出方程组)、状态转换表和状态转换图四种方法。,时序图也是一种时序电路逻辑功能的描述方法，它主要用于实验测试和计算机辅助分析与设计中。,图6.2.8 图6.2.1电路的时序图,例2 P265例6.2.3,结论：,(1)该电路具有计数功能，每4个CP脉冲，输出端就输出1个高电平；,(2)该计数器为可控计数器，当A=0时，为加法计数器，当A=1时是减法计数器。,5.3 若干常用的集成时序逻辑电路,常用的集成时序逻辑电路有：寄存器、移位寄存器和计数器等。在介绍这几种时序电路时，总是先介绍其基本原理图，然后介绍目前已有的定型的集成电路。,对于基本原理图部分，要求能正确运用上
7、节讲述的分析方法分析其逻辑功能；而对集成电路部分，由于附加了控制电路使电路结构较为复杂，对其逻辑功能的分析不作要求，但要求会读功能表，并掌握其相关应用。,5.3.1.寄存器和移位寄存器,1.寄存器（Register）,寄存器由触发器组成，1位触发器可以寄存1位二进制数，n个触发器可以构成存放n位二进制数的寄存器。,构成寄存器的触发器只要求有置1置0的功能即可，因此这些触发器可以是任意结构形式的RS触发器、JK触发器或D触发器。,由D触发器构成的寄存器,附加了控制端的、由D触发器构成的寄存器。,2.移位寄存器（Shift Register）,不仅能寄存数码，还有移位的功能。,所谓移位，就是每来一
8、个移位脉冲，寄存器中所寄存的数据就向左或向右顺序移动一位。,数据依次向右移动，称右移寄存器，输入方式为串行输入。,寄存数码,D,1011,1,Q,1011,1,0,1,1,J,K,F3,数据依次向左移动，称左移寄存器，输入方式为串行输入。,Q,Q,Q,再输入四个移位脉冲，1011由高位至低位依次从Q3端输出。,串行输出方式,左移寄存器波形图,1,1,1,1,1,1,0,待存数据,1011存入寄存器,从Q3取出,集成移位寄存器74LS194A(双向移位寄存器),双向移位寄存器功能表：,74LS194A的扩展：用两片74LS194扩展出八位双向移位寄存器。,5.3.2 计数器(Counter),计
9、数器可以实现累计输入脉冲的个数，还可以用作定时，分频等。,一、同步计数器,1.同步二进制计数器,在学习这些计数器时，总是先分析其基本原理图，然后认识一个相应的典型集成芯片，对集成芯片只要求会读功能表。,对基本原理图分析：,(3)写输出方程,(4)由前述三个方程组，求出状态转换表和状态转换图。,分析基本原理图后得出的结论：,(1)该计数器为4位二进制加法计数器，每16个脉冲循环一次(模值为16)，也称16进制计数器；,(2)由于Q0是CP的二分频，Q1是CP的四分频，Q2是CP的八分频，Q3是CP的十六分频，因此该计数器也可当分频器用。,集成4位二进制加法计数器74LS161,对基本原理图分析：
10、,b.减法计数器,基本原理图,(3)写输出方程,(4)由前述三个方程组，求出状态转换表和状态转换图。,4位二进制减法计数器状态转换表,c.集成同步二进制加/减计数器,(74LS191),例 P287,具有两个脉冲源的同步二进制加/减法计数器74LS193。,2.同步十进制计数器,同步十进制加法计数器要实现如下功能：,(1)写驱动方程；,(2)将驱动方程代入特性方程得状态方程；,(3)写输出方程,(4)求出状态转换表和状态转换图。,集成：十进制加法计数器74LS160,74LS160和74LS161的引脚及逻辑功能完全相同，不同之处仅在于74LS160是十进制计数器，74LS161是十六进制计数
11、器。,逻辑功能表同74LS161。,同步加法计数器74LS161/74LS160的功能表,提问：如何分析?指出分析步骤。,(1)写驱动方程；,(2)将驱动方程代入特性方程得状态方程；,(3)写输出方程,(4)求出状态转换表和状态转换图。,集成：十进制加/减法计数器74LS190,74LS190和74LS191的引脚及逻辑功能完全相同，不同之处仅在于74LS190是十进制计数器，74LS191是十六进制计数器。,二、异步计数器,异步计数器的触发器不是同步翻转的，分析方法不能套用同步时序电路的分析方法；然而一般性的异步时序电路分析方法较为复杂，这里采用波形图法。,1.异步二进制计数器,分析：,所有
12、J、K均接至1，均处于翻转状态,但时钟信号CP不同；,FF0遇CP下降沿翻转，FF1遇Q0下降沿翻转，FF2遇Q1下降沿翻转。,每来一个CP脉冲，由Q2Q1Q0所描述的二进制数加1，每8个脉冲循环一次，因此为3位异步二进制加法计数器(模为8)；,结论：,Q0是CP的二分频，Q1是CP的四分频，Q2是CP的八分频，因此该计数器也可当分频器用。,分析：,所有J、K均接至1，均处于翻转状态,但时钟信号CP不同；,FF0 FF1 FF2,每来一个CP脉冲，由Q2Q1Q0所描述的二进制数减1，每8个脉冲循环一次，因此为3位异步二进制减法计数器(模为8)；,结论：,Q0是CP的二分频，Q1是CP的四分频，
13、Q2是CP的八分频，因此该计数器也可当分频器用。,2.异步十进制计数器,异步十进制加法计数器是在4位异步二进制加法计数器的基础上加以修改得到的，修改时要解决的问题是，如何使4位二进制计数器在计数至1001时，其次态为0000而不是1010。,异步十进制加法计数器典型电路,00000111正常计数；,0111+1=？1000,1000+1=？1001,1001+1=？0000,二五十进制异步计数器74LS290的逻辑图,Q0是对CP0的二进制计数器，Q3Q2Q1是对CP1的五进制计数器，将Q0和CP1连接起来组成十进制计数器；,RO1RO2均为高电平时，对计数器异步清0；,S91S92均为高电平
14、时，对计数器异步置9。,三、任意进制计数器的构成方法,目前市场上销售的计数器有十进制、4位二进制(16进制)、7位二进制、12位二进制、14位二进制等，当我们所需要的计数器的模不同于市场上所销售的，则需要用已有的集成计数器构建。,假定已有N进制计数器，我们需要的是M进制计数器，这时可能有MN两种情况，现分别加以讨论。本教材以74160十进制集成计数器为例。,1.MN的情况,方法1：反馈清0法(置0法)，该法适用于有清0输入端的集成计数器。,74160有10种计数状态，每经过10个脉冲，Q3Q2Q1Q0状态循环一次，且当Q3Q2Q1Q0=1001时，有进位输出C=1。,若需要一个6进制的计数器(
15、M=6,N=10,MN)，那么该计数器只需要6个稳定状态实现循环计数，74160需要舍去其余4种状态。,具体方法是：从0000开始计数，经过0000、0001、0010、0011、0100、0101六个稳定状态后，强制其回到0000状态，再从新开始计数。,反馈清0法的实现电路：,1cp,2cp,3cp,4cp,5cp,6cp,无需cp,74160具有异步清0端，可以随时清0；,反馈清0法 结论：,用于反馈清0的Q3Q2Q1Q0状态只在极短的瞬间出现，该状态不应计入有效循环状态；,反馈清0过程不可靠；,C不会输出计数满信号。,MN的情况,方法2：反馈置数法(置数法)，该法适用于有置数输入端的集成
16、计数器。74160为同步置数。,两个问题:,什么时候数据D3D0被装载？,目前为几进制计数？,1cp,2cp,3cp,4cp,5cp,6cp,需7cp,注意：置数法解决了清0法工作不可靠问题；但计数循环中仍没有出现1001状态，因此当计满7个脉冲后，进位输出端C仍然不会有进位输出。,方法3：有进位的反馈置数法,思路：,74160只有当Q3Q2Q1Q0=1001时，才会有进位，想办法把1001保留在效循环中，就能实现状态每循环一周，C自动进位1次。,由于要求为6进制，需要保留6个连续状态，舍去4个连续状态。(显然，1001应当被保留),用74160实现能自动进位的6进制计数器,强制置数,7416
17、0具有同步置数端，可在CP上升沿强制装入数据；,反馈置数法 结论：,用于反馈置数的Q3Q2Q1Q0状态应计入有效循环状态；,反馈置数过程可靠；,对于74160，若有效循环中包含1001状态，C可以自动输出计数满信号。,另外，74161和74160具有相同控制端和功能表，唯一不同之处是74161为16进制计数器。,思考题：如何用74161实现能自动进位的6进制计数器？,显然,能自动进位的反馈置数法，是一种最行之有效的构建任意进制(MN)计数器的方法。,2.MN的情况,情况1：当M可分解为M=N1N2。,例：用两片同步十进制计数器74160接成100进制计数器。,同步进位(并行进位)方式,异步进位
18、(串行进位)方式,情况2：当M不可分解，即M为素数。,有两种方法用以解决M不可分解时的扩展问题，其一是整体清0法，其二是整体置数法。但由于异步整体清0法有工作不可靠的弊端，这里仅介绍整体置数法。,例：用两片同步十进制计数器74160接成29进制计数器。,5.4 时序逻辑电路的设计方法,回忆分析步骤：,例：设计一个带进位输出的16进制(4位二进制)计数器。,(1)画状态转换图和状态转换表,(3)写状态方程并和特性方程对比，得驱动方程。,(5)根据驱动方程和输出方程画电路图,思考题：用触发器设计一个带进位输出的十三进制计数器，如何设计？(请说出设计思路),前述的计数器也是时序电路，也可用经典方法来
19、设计，只不过计数器不用逻辑抽象，也没有输入变量，可以省略经典设计方法的一些步骤。事实上，计数器的设计方法正是经过简化的经典设计方法。,经典设计方法的步骤如下：,由文字描述的逻辑问题,原始状态图,最简状态转换图,画电路图,检查电路能否自启动,求输出方程和状态方程，将状态方程和特性方程对比得驱动方程,状态转换表,例：用触发器设计一个111串行数据检测器，该检测器有一个输入端X和一个输出端Y，输入X为一串随机信号，当连续输入三个和三个以上1时，输出为1，否则输出为0。,0,1,0,1,1,1,0,1,0,解：(1)逻辑抽象出原始状态转换图,设 S0 为X没有输入1以前的状态；,S1 为X输入1个1以
20、后的状态；,S2 为X输入2个1以后的状态；,S3 为X输入3个1以后的状态；,(2)化简状态转换图(合并等价状态),等价状态：若状态对(Si，Sj)，当输入相同且有相同输出，并转换到相同的次态，则状态对(Si，Sj)为等价状态。等价状态可以合并成一个状态。,S0=00S1=01S2=10,(3)对状态编码得状态转换表,(4)求输出方程、状态(次态)方程，将状态方程与特性方程对比，得驱动方程。,(5)画电路图,(6)能否自启动？,将无效状态Q1Q0=11代入状态方程，若X=1,得次态为10；若X=0，得次态为00。由于10和00都是有效状态，所以能够自启动。,思考题：本题如何用D触发器来实现？,
