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1、,触发器和时序逻辑电路,教学基本要求,掌握RS触发器、JK触发器、D触发器的逻辑功能。理解寄存和移位寄存器的工作原理理解二进制计数器、二十进制计数器的工作原理。了解集成定时器的工作原理。了解用集成定时器组成的单稳触发器、多谐振荡器的工作原理一般了解可编程逻辑阵列本章讲授学时6学时，课外学时18学时,主要内容,双稳态触发器 时序逻辑电路 集成555定时器 可编程逻辑器件 本章小结,双稳态触发器,概述 基本R-S触发器 同步R-S触发器 J-K触发器 D触发器 T触发器和T触发器 触发器逻辑功能的转换,概述（1）,什么是双稳态触发器？,双稳态触发器是具有两个稳定状态(1状态和0状态)的电路。在外加
2、输入信号的作用下，该电路可以由一种稳定状态翻转（转换）为另一种稳定状态;当外加输入信号消失后，电路能保持翻转后的状态不变;称为双稳态触发器，简称触发器。,概述（2）,双稳态触发器的类型,基本R-S触发器同步R-S触发器J-K触发器D触发器T触发器和T触发器,基本R-S触发器(1),基本RS触发器由两个与非门组成。两个与非门各有一个输出端和输入端交叉连接，形成反馈.,输入端,输出端,基本R-S触发器(2),*输入端,（此时输出端可能Q=1，也可能Q=0）,此后即使输入全变为1，输出也不改变,*输入端,此后即使输入全变为1，输出也不改变,（此时输出端可能Q=1，也可能Q=0）,*输出端,*输出端,
3、基本R-S触发器(3),*输入端,结果,保持不变,此时输出端如果,保持,1 1,0 1,1 0,1 0,此时输出端如果,0 1,基本R-S触发器(4),*输入端,这时，如果两个输入端同时变为1即,此时与门A、B均有一个输入端为0，故。它们均关闭，输出,两个与门都将由关闭转为开通,并使输出由1向0转换，如果A门的速度快，则Q=1，反之，则Q=0。触发器的输出状态不确定。,不定,保持,基本R-S触发器(5),逻辑状态表,不定,保持,基本R-S触发器(6),（1）触发器的状态：触发器的输出有两个稳定状态,触发器处于1状态。,触发器处于0状态。,（2）触发器的置位：,置0,置1,基本R-S触发器(7)
4、,（3）触发器的记忆,（4）触发器的翻转条件,用状态表表示输入和输出间的逻辑关系时，必须考虑触发器原来的输出状态。由这样得出的状态表称为逻辑状态转换表。表中用Qn表示原来的输出状态，称为原态，用Qn+1表示触发器的下一个输出状态，称为次态。,触发器在外加输入信号的作用下，输出状态发生变化。此后，若输入信号除去，触发器能保持翻转后的状态不变。,基本R-S触发器(8),RS触发器也可由或非门组成，除非特别指出，本书都采用与非门构成,同步R-S触发器(1),基本RS触发器的缺点：输入端的信号一旦发生变化，输出随之发生变化，而无法在时间上加以控制。,同步R-S触发器(1),把两个起控制作用的与非门C和
5、D按图示方式与基本RS触发器相连，构成同步RS触发器。,R、S数据输入端,CP时钟脉冲输入端,同步R-S触发器(2),所谓同步，就是指触发器状态的改变只发生在时钟脉冲CP出现的时刻，即数字系统中的各个触发器受同一个时钟脉冲的控制而步调一致的工作。,同步R-S触发器(3),直接置0输入端,直接置1输入端,不受时钟脉冲的同步控制，所以也称为异步输入端。在不需要对触发器直接置0或置1时，应使它们处于高电位。,同步R-S触发器(4),设：触发器的初始状态为：,CP=0时,触发器保持原态,0,1,CP=1时,CP Qn R S Qn+1,11111111,0,1,0,1,1,0,同步R-S触发器(5),
6、逻辑状态表为:,同步R-S触发器(6),逻辑关系表达式:,如果在时钟脉冲的上升沿时，R=S=1，将会使C、D门同时输出0，导致上面的基本RS触发器出现RD SD同时为0的情况，这时，触发器的输出状态将为不定。所以，使用时，不允许出现R=S=1的情况。,同步R-S触发器(7),同步R-S触发器存在的问题空翻现象,触发器的主要用途之一就是计数，处于计数状态的触发器，每来一个计数脉冲，其状态就应该改变一次。,工作情况分析,设每个与非门的平均传输延迟时间为tpd。且设触发器的现在状态为0状态（即：Q=0，Q=1），经技术鉴定，当CP=1时，经2tpd以后，Q由0变成1，再经过1tpd以后，Q由1变成0
7、。即Qn+1=1。也就是说，要同步RS出发器能可靠的翻转，时钟脉冲的宽度必须大于3tpd。,同步R-S触发器(8),但是，当CP脉冲的宽度大于3tpd后，再经过3tpd触发器又会翻转回到原来的0状态。显然，当CP脉冲的持续时间较长，触发器就会不停的多次翻转，达不到计数的目的，这就是所谓的“空翻”现象。,改进措施,形成主从结构和边沿触发结构的触发器，以提高电路的抗干扰能力和克服空翻的产生。,J-K触发器(1),JK触发器由两个基本R-S组成，两个触发器的时钟脉冲通过一个非门联系起来。工作时，时钟脉冲的上升沿先使下面的触发器（主触发器）翻转，而后其下降沿使上面的触发器（从触发器）翻转，这种工作方式
8、的触发器称为主从型结构JK触发器。,逻辑符号,J-K触发器(2),CP=1时，从触发器的输出不变；主触发器的输出取决于S和R的取值：,J-K触发器(3),当CP从“1”变为“0”时：主触发器的状态不变；主触发器的输出信号送到从触发器，使从触发器的输出与主触发器相同。,J-K触发器(4),设在CP脉冲到来之前,*当J=1，K=1时：,因为,CP脉冲到来后，即CP=1时，主触发器的S=1，R=0故，主触发器翻转为1状态。,当CP脉冲由“1”变为“0”时，从触发器也翻转为1状态。,J-K触发器(5),设触发器的初始状态为“1”态,*当J=1，K=1时：,因为,CP脉冲到来后，即CP=1时，主触发器的
9、S=0，R=1故，主触发器翻转为0状态。,当CP脉冲由“1”变为“0”时，从触发器也翻转为1状态。,J=K=1，来一个脉冲，触发器状态翻转一次，具有计数的功能。,J-K触发器(6),设触发器的初始状态为“0”态,*当J=0，K=0时：,因为,在CP脉冲到来时，主触发器的状态不变，故在CP的下降沿到来时，从触发器也保持不变。反之亦然。,在J=K=0时，时钟脉冲过后，触发器保持原来状态不变。,J-K触发器(7),设触发器的初始状态为“0”态,*当J=1，K=0时：,因为,主触发器输出为1，时钟脉冲过后，从触发器输出为1。,设触发器的初始状态为“1”态,因为,主触发器和从触发器保持1,在J=1，K=
10、0时，时钟脉冲过后，触发器置1。,J-K触发器(8),设触发器的初始状态为“0”态,*当J=0，K=1时：,因为,主触发器和从触发器输出为0。,设触发器的初始状态为“1”态,因为,主触发器输出为0，从触发器也输出0,在J=0，K=1时，时钟脉冲过后，触发器置0。,J-K触发器(9),主从触发器是在CP=1时，将输入信号暂存在主触发器中；到CP脉冲的下降沿到来时，从触发器动作。它具有在时钟脉冲的后沿翻转的特点。我们称其为后沿触发，并在逻辑符号中用小圆圈表示。,J-K触发器(10),JK触发器的逻辑关系为：,J-K触发器(11),已知JK触发器的CP和J K的波形如图，划出输出Q的波形。,D触发器
11、（1）,如果在同步RS触发器中将与非门D的输入端和与非门C的输出端c相连，则在同步RS触发器中也能避免出现S=R=1的情况。这时，我们把与非门C的输入端称为D，并称该触发器为同步D触发器。,D触发器（2）,当CP脉冲未出现时，输出c=d=1。当时钟脉冲上升沿出现时CP=1，如果D=1，则c=0，d=1。触发器的输出为：,如果D=0，则c=1，d=0。触发器的输出为：,D触发器（3）,可见：不论输入端D的状态如何，时钟脉冲的上升沿出现后，触发器输出端的状态总是和输入端D 的状态相同。,逻辑状态表为：,D触发器（4）,在同步D触发器中，如果在CP保持高电平期间，D的状态发生变化，则输出也将发生变化
12、，但在实际应用中，往往要求在一个CP脉冲期间，触发器状态只能翻转一次。为此，通常将D触发器改为维持阻塞型结构，称为维持阻塞D触发器。,D触发器（5）,维持阻塞D触发器的特点:对应每一个时钟脉冲，维持阻塞D触发器的输出状态，只在时钟脉冲的上升沿出现时变化一次。,维持阻塞D触发器的逻辑关系为：Qn+1=Dn,D触发器（6）,已知CP脉冲和D输入的波形如下，试画出输出Q的波形。,T触发器和T触发器(1),如果把JK触发器的JK端接在一起，就构成所谓的T触发器。,T触发器得逻辑状态表如下：,（后沿翻转）,可见，当T=1时，只要有时钟脉冲的下降沿，触发器就翻转，所以，有时也把工作在T=1状态的触发器称为
13、T触发器。,触发器逻辑的转换(1),1.将JK触发器转换为D触发器,D触发器的逻辑关系为,（后沿翻转）,转换状态表,T触发器和T触发器(3),2.将D触发器转换为T触发器,如果将维持阻塞D触发器的D端和 相连，就构成T触发器，它的逻辑功能是每来一个脉冲就翻转一次。,具有计数的功能。,时序逻辑电路,时序逻辑电路概述计数器寄存器,时序逻辑电路的特点,任一时刻的稳定输出不仅决定于该时刻的输入，而且还和电路原来的输出状态有关。具备这种逻辑功能特点的电路，叫做时序逻辑电路，简称时序电路。,1.通常时序电路由组合电路和存储电路两部分组成。因时序电路必然具有记忆功能，所以存储电路必不可少。而触发器是构成存储
14、电路的基本单元。2.存储电路的输出必然反馈到到组合逻辑电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。,时序逻辑电路的组成,时序逻辑电路的结构框图,用输入信号和电路状态（状态变量）的逻辑函数来描述时序电路逻辑功能的方法叫时序机。,以向量函数表示，则,Y=FX，QZ=GX，QQn+1=HZ，Qn,时序逻辑电路的分析,1.从给定的逻辑图中，分析每个触发器的工作状态和翻转条件。2.分析电路的每一个状态方程，列出状态表。3.根据时序逻辑电路的状态表写出电路的逻辑函数，从而分析电路的逻辑关系。,时序逻辑电路的分析,根据时钟脉冲是否同时加到所有触发器电路,有同步时序电路和异步时序电路之分,分析同
15、步时序电路的一般步骤：从给定的逻辑图写出每个触发器的驱动方程（存储电路中每个触发器输入信号的逻辑函数式）。把所得的驱动方程代入相应触发器的特性方程，得出每个触发器的状态方程，从而得到由这些状态方程组成的整个时序电路的状态方程组。根据逻辑图写出电路的输出方程。,时序逻辑电路的分析,异步时序电路分析,在异步时序电路中，所有的触发器并非共用同一个时钟信号，所以每次电路状态发生转换时，并不是所有触发器都有时钟信号。因此分析时首先要找出哪些触发器有时钟信号，哪些没有时钟。有时钟作用的触发器才可以按特性方程计算次态，而无时钟作用的触发器则保持原状态不变。,时序逻辑电路的分析,例1：时序电路见下图。写出它的
16、驱动方程、状态方程和输出方程，分析其逻辑功能。FF1FF3为主从JK触发器、下降沿动作。输入端悬空时等同逻辑1.,输出方程,代入JK触发器的特性方程,状态方程,时序逻辑电路的简单分析,例2：JK触发器连接如图。已知A、B信号波形，求输出端Q的波形。设Q初态为0。,代入JK触发器特性方程，得：,若原Q=0，则CP作用后Qn+1=；若原Q=1，则CP作用后Qn+1=。,计数器,概述二进制计数器十进制计数器,计数器(1),触发器的用途之一也就是组成各种类型的计数器,计数器是电子计算机和数字逻辑系统中的基本部件之一，它能累计输入的脉冲数目，以进行求和或作为判断的依据。,计数器(1),计数器分类,按计数
17、数值变化分：按进制（计数器的模数）分:按计数器各触发器状态变化先后次序分:,加法计数器减法计数器可逆计数器,二进制、十进制、十六进制计数器等.,同步计数器、异步计数器。,计数器(3),四位二进制计数器,需要四个触发器,四位二进制数的加法计数规则每来一个脉冲，最低位触发器翻转一次,计数器(4),四位二进制计数器,四位异步二进制加法计数器,四位异步二进制加法计数器,（J、K端悬空，相当于“1”）,计数器(5),四位二进制计数器,电路特点,每个触发器的JK端悬空，相当于J=1，K=1的状态。具有计数功能。高位触发器是在低位触发器由1变为0时翻转（下降沿触发）每个触发器的CP脉冲由低位的Q端提供，从而
18、保证在脉冲的下降沿翻转如采用上升沿触发的J-K触发器，则把低位的 Q 端接至高位的脉冲信号输入端，作为进位信号。,计数器(6),工作波形图,（二 分频）,（四 分频）,（八 分频）,（十六分频）,由于每来一个计数脉冲，计数器的值加1，所以，称为加法计数器。,触发器输出状态变化有先有后，是异步的，所以称为异步计数器。,计数器(7),四位同步二进制加法计数器,说明：J、K输入端自带与门,对于主从型J-K触发器：,翻转的条件是 J=K=1。,对于第四位触发器来说只有当前三位均为“1”,时才翻转，故,特别说明：J=K便由J-K触发器转换成了T触发器！,如果由T触发器（附以门电路）构成同步 n 位加法计
19、数器，则第 i(1i n）位翻转的条件是：只有比第 i 位低的所有位的状态都为“1”时，第 i 位才翻转，即,计数器(8),计数器(9),例题：分析如图电路的逻辑功能，说明其用途。(设初态为“000”),“计数脉冲”,(1)写出时钟方程：,(2)写出驱动方程：,计数器(10),Q0在Q2为0时，每个计数脉冲都翻转,Q1在Q0由1变为0时翻转,Q2在Q0和Q1都为1时，来计数脉冲则翻转,(3)代入特性方程,计数器(11),计数器(12),说明设触发器Q0 Q2的时钟信号cp0cp2为1时表示有效的时钟边沿（对上沿触发器是有上升沿，对下沿触发器则是有下降沿）到达，为0则表示无时钟达到。这里cp1=
20、Q1，即只有在Q1从10时Q2才能翻转。,计数器(13),Q0在Q2为0时，每个计数脉冲都翻转,Q1在Q0由1变为0时翻转,Q2在Q0和Q1都为1时，来计数脉冲则翻转,0 0 0,0,1,0,0,1,0,1,1,0,0,1,0,0,0,0,计数器(14),十进制计数器,十进制是“逢十进一”。但构成计数器的每一位触发器依然只有“0”、“1”两个状态，不会出现“29”这样的数字。所以我们用四位二进制数的“8421（八四二么）”码。来表示一位十进制的数。关键点：如何使计数器的状态从1001直接变回到0000。,计数器(15),十进制同步计数器的状态表,分析：对于前面介绍的四位二进制计数器，当第十个计
21、数脉冲到来时，第二位由“0”翻转为“1”，第四位保持不变；而对于十进制计数器则刚好相反。,因此只需修改四位二进制同步计数器的第二、四位的翻转条件即可。,计数器(16),十进制同步计数器,四位同步二进制加法计数器,同步十进制加法计数器,计数器(17),同步十进制加法计数器,因为Q1的第9个状态为0，而要保持这个“0”态不变，只要J1为“0”即可，所以第二位的翻转条件可以改为：,计数器(18),同步十进制加法计数器,Q3 在前7个状态,只要 J3=0,K3 可为任意值；在第8个状态，只要 J3=1,K3可为任意值；,第9个状态，J3=K3=0即可；第10个状态，只要K3=1，J3可任意。,计数器(
22、19),同步十进制加法计数器,要满足上面的条件，只须,（充分条件）,这一结果是对照J-K触发器和计数器的状态表，逐条考虑得来的。这种作法虽不是设计电路的常规方法，但却是最后简化电路的一个步骤。要掌握能够对这样的电路进行功能分析。,计数器(20),同步十进制加法计数器,计数器(21),异步十进制加法计数器,状态表：,计数器(22),用JK触发器构成的二-十进制计数器,为了使计数器能在第9个触发脉冲到来后的1001，在第10个脉冲作用下，由1001变为0000，即Q3和Q0变为0，而Q2和Q1保持0不变。我们采用下列措施：,计数器(23),用JK触发器构成的二-十进制计数器,选用一个控制信号CA，
23、在状态08时，令CA=0，计数器按二进制加法计数。当第9个脉冲来的时候，令CA=1，由CA信号控制F3能加进计数脉冲。,计数器(24),用JK触发器构成的二-十进制计数器,由于F1直接和CP脉冲相接，所以CA只需去控制F3使其能加进第10个脉冲即可。由此写出CA为1的逻辑关系为：,计数器(25),同时,为了维持Q2Q1的状态保持0状态不变，增设CB去控制F1的J端,在08个脉冲时,令CB=1,计数器按二进制加法计数,当在状态9时,令CB=0,使Q在串行计数脉冲作用下的新状态维持0状态.这样,F1得不到触发,也保持0状态不变.可见CB的逻辑关系为,计数器(26),当Q3Q2Q1Q0全为0时，将产
24、生进位CO，所以，用一个或非门以产生进位。即：,寄存器,概述 数码寄存器 移位寄存器,寄存器(1),寄存器的功能是暂时存放参与运算的数据和运算结果，一个触发器可以存放一位二进制数，要存放多位，就得用多个触发器 寄存器的分类：根据数据存放的方式可分为串行和并行两种，根据功能分有数码寄存器和移位寄存器两种。,寄存器(2),数码寄存器,功能：寄存数码和清除原有数码,寄存器(3),工作原理,CP 到来,取指脉冲到来后,寄存器(4),移位寄存器,功能 不仅具有寄存数码的功能还具有移位的功能，也就是被寄存的数码可在移位脉冲的作用下依次进行移位。,寄存器(5),寄存器(6),工作原理,集成555定时器(1)
25、,555定时器是将模拟电路和数字电路集于一体的电子器件，是一种多用途的单片集成电路。在外部配上少许阻容元件，便能构成施密特触发器、单稳态触发器和多谐振荡器等电路。,集成555定时器(2),组成：电阻分压器，电压比较器，RS触发器，场效应管,反相器,集成555定时器(3),外引线排列图,其中：,DDISC为放电端,UCO为外加控制电压端。,UTR为触发输入端,UTH为阈值输入端,集成555定时器(4),当控制端5脚悬空时：UR1=1/3VDDUR2=2/3VDD,当控制端5脚接UCO时：UR1=1/2UCOUR2=UCO,集成555定时器(5),UTH(2VDD/3),UTR(VDD/3)时,R
26、=0,S=1 Q=1,T截止，UO=1,UTH(2VDD/3),UTR(VDD/3)时,R=1,S=0 Q=0,T导通，UO=0,UTH(2VDD/3),UTR(VDD/3)时,R=0,S=0 Qn+1=Qn,UO保持不变,集成555定时器(6),f f 0 0 导通,输 入 输 出,(VDD/3)1 保持 保持,(2VDD/3)(VDD/3)1 0 导通,(2VDD/3)(VDD/3)1 1 截止,UTH，UTR两者都小于各自的参考电压时UO=1，放电管截止,UTH，UTR两者都大于各自的参考电压时UO=0，放电管导通,集成555定时器(7),*用555定时器构成的施密特触发器,施密特触发器
27、具有两个稳定状态，其工作特点是：两个稳定状态的维持与相互转换均与输入电压的大小有关，且输出由高电平转换到低电平以及由低电平转换到高电平所需的输入触发电平是不相同的，其差值称为回差电压。由于具有回差电压，故其抗干扰能力较强。应用施密特触发器能将边沿变化缓慢的波形整形为边沿陡峭的矩形脉冲。故施密特触发器常用于进行波形变换及脉冲波的整形。,集成555定时器(8),*用555定时器构成的施密特触发器,集成555定时器(9),当Ui下降(上升)时，电路输出Uo改变状态时对应的输入电压为U(U+)，两者的差值称为回差电压，即U=U+U电压传输特性：滞后特性。,U+=2/3VDD,U-=1/3VDD,集成5
28、55定时器(10),施密特触发器的应用波形变换,集成555定时器(11),施密特触发器的应用脉冲波的整形,数字系统中的矩形脉冲在传输中经常发生波形畸变。经施密特触发器整形后便可获得较理想的矩形脉冲波。,集成555定时器(12),施密特触发器的应用脉冲波的整形,在传输的信号上出现附加噪声，经整形后仍会得到较理想的矩形脉冲波。,集成555定时器(13),施密特触发器的应用脉冲波鉴幅,将幅度不同、不规则的脉冲信号加到施密特触发器的输入端时，能选择幅度大于U+的脉冲信号进行输出，具有脉冲鉴幅的功能。,集成555定时器(14),*用555定时器构成的单稳态触发器,单稳态触发器的工作特点是：有一个稳定状态
29、和一个暂稳态。在触发脉冲作用下，电路将从稳态翻转到暂稳态，然后在贮能元件的作用下，暂稳态停留一段时间tw后，又能自动返回到稳定状态，并在其输出端产生一个宽度为tW的矩形脉冲。通常把单稳态的暂稳态停留时间称作延迟时间，延迟时间的长短仅取决于电路的有关参数，而与触发脉冲的宽度无关。,集成555定时器(15),UTH,UTR,UTH=uC,UTR=ui,UTR=ui(1/3)VDD,UTR=ui(1/3)VDD,UTH=uC(2/3)VDD,UTH=uC(2/3)VDD,保持 uo=0,uo=1,充电结束时翻转,集成555定时器(16),*用555定时器构成的多谐振荡器,多谐振荡器是一种无稳态电路。
30、当接通电源以后，无需外加触发信号，便能自动产生矩形波输出。由于矩形波中含有多种谐波分量，所以称为多谐振荡器。多谐振荡器工作时没有稳定状态，只有两个暂稳状态，而且无须用外来脉冲触发，电路能自动地交替翻转，使两个暂稳状态轮流出现，输出矩形脉冲，多谐振荡器有多种电路形式，利用555定时器也能很简便地构成多谐振荡器。,集成555定时器(17),1.电路组成,t,2.工作原理,可编程逻辑器件(1),可编程逻辑器件（Programmable Logic Device，简称PLD）虽然是一种通用器件，但它的逻辑功能可由用户通过对器件编程设定，且PLD的高集成度已完全可以满足设计一般数字系统的需要。PLD的出
31、现，为解决通用型和专用型的矛盾提供了一条较理想的途径，所以发展很快。目前生产和使用的PLD产品有FPLA、PAL、GAL、EPLD和FPGA等。其中EPLD和FPGA的集成度较高。,可编程逻辑器件(2),PLD电路的核心部分都是由一个“与”逻辑阵列和一个“或”逻辑阵列所组成。输入只用一根线表示，线与线有多个交叉点，交叉点的连接方式不同，则输入变量和逻辑门之间的关系也不同。,圆点“”表示该点是固定连接点。用户不能改变。对应的变量是逻辑门的输入。叉点“”表示该点是用户编程点。出厂时此点是接通的，用户可根据需要使其断开（擦除）或继续保持接通。若将其断开，则擦去“”，对应的变量不是逻辑门的输入；若其继
32、续保持接通，则保留“”，对应的变量是逻辑门的输入。既无“”也无“”，表示该点是断开的或是编程时擦除的，其对应的变量不是逻辑门的输入。,可编程逻辑器件(3),与门,或门,不是逻辑门的输入,不是逻辑门的输入,逻辑门的固定输入,逻辑门的固定输入,逻辑门的编程输入,逻辑门的编程输入,可编程逻辑器件(4),可编程逻辑阵列PLA是既包含了可编程的与阵列，也包含了可编程的或阵列的器件。不仅可用于实现组合逻辑功能，如果在或阵列的输出外接触发器，也可实现时序逻辑功能。,可编程逻辑器件(5),例1：用PAL设计一个数值判别电路。要求判别4位二进制数DCBA的大小属于05、610、1115的哪一个区间之内。,解：以Y0=1表示DCBA的数值在05之间；以Y1=1表示DCBA的数值在610之间；以Y2=1表示DCBA的数值在1115之间，则得到函数真值表如右。,可编程逻辑器件(6),由真值表写出逻辑函数如下:,可编程逻辑器件(7),本章小结,知识结构,集成555定时器,可编程逻辑器件,类型,应用,寄存器,加法、减法,触发器,计数器,同步、异步,2-10各种进制,
