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1、第三章 内部存储器,2023年9月20日星期三,2,目录,3.1 存储器概述（理解）3.2 SRAM存储器（理解）3.3 DRAM存储器（掌握）3.4 只读存储器和闪速存储器（了解）3.5 并行存储器（理解）3.6 Cache存储器（掌握）,2023年9月20日星期三,3,3.1 存储器概述,3.1.1 存储器分类 3.1.2 存储器的分级结构3.1.3 存储器的技术指标,2023年9月20日星期三,4,3.1.1 存储器分类（1/3）,按存储介质分半导体存储器：用半导体器件(MOS管)组成的存储器；磁表面存储器：用磁性材料(磁化作用)做成的存储器；光盘存储器：用光介质(光学性质)构成的存储器
2、；按存取方式分随机存储器：存取时间和存储单元的物理位置无关；顺序存储器：存取时间和存储单元的物理位置有关；半顺序存储器：存取时间部分地依赖于存储单元的物理位置；,系统主存、Cache,软盘硬盘磁带,光盘,半导体存储器,磁带,磁盘存储器,2023年9月20日星期三,5,3.1.1 存储器分类（2/3）,按存储内容可变性分只读存储器(ROM)只能读出而不能写入的半导体存储器；随机读写存储器(RAM)：既能读出又能写入的半导体存储器；按信息易失性分易失性存储器断电后信息即消失的存储器；非易失性存储器断电后仍能保存信息的存储器；,半导体存储器,半导体存储器,磁盘光盘,2023年9月20日星期三,6,3
3、.1.1 存储器分类（3/3）,按在计算机系统中的作用分主存储器能够被CPU直接访问，速度较快，用于保存系统当前运行所需的所有程序和数据；辅助存储器不能被CPU直接访问，速度较慢，用于保存系统中所有的程序和数据；高速缓冲存储器（Cache）能够被CPU直接访问，速度快，用于保存系统当前运行中频繁使用的程序和数据；控制存储器CPU内部的存储器。,半导体存储器,磁盘、光盘存储器,半导体存储器,半导体存储器,2023年9月20日星期三,7,3.1.2 存储器的分级结构,动画演示：存储器的分级结构.swf,系统对存储器的要求：大容量、高速度、低成本,2023年9月20日星期三,8,CPU,缓存,主存,
4、辅存,缓存主存层次,主存辅存层次,3.1.2 存储器的分级结构（1/2）,三级存储系统结构（主板上的存储系统结构）,在CPU看来，容量相当于辅存容量，速度相当于Cache速度。,缓存主存层次提高了存储系统的速度,该层次降低了存储系统的成本，扩大了存储系统的容量,2023年9月20日星期三,9,3.1.3 主存储器的技术指标存储容量,存储容量：指存储器能存放二进制代码的总数。存储容量=存储单元个数存储字长用ab表示存储容量=存储单元个数存储字长/8 单位为B（字节）要求：已知存储容量，能计算出该存储器的地址线和数据线的根数。例如某机存储容量为 2K16，则该系统所需的地址线为 根，数据线位数为
5、根。,11,16,2023年9月20日星期三,10,3.1.3 主存储器的技术指标存储速度,存取时间(访问时间)从启动一次访问操作到完成该操作为止所经历的时间；以ns为单位，存取时间又分读出时间、写入时间两种。存取周期存储器连续启动两次独立的访问操作所需的最小间隔时间。以ns为单位，存取周期=存取时间+复原时间。存储器带宽每秒从存储器进出信息的最大数量；单位为位/秒或者字节/秒。,2023年9月20日星期三,11,求存储器带宽的例子,设某存储系统的存取周期为500ns，每个存取周期可访问16位，则该存储器的带宽是多少？存储带宽=每周期的信息量/周期时长=16位/(500 10-9)秒=3.2
6、107 位/秒=32 106 位/秒=32M位/秒,2023年9月20日星期三,12,3.2 SRAM存储器,3.2.0 主存储器的构成3.2.1 基本的静态存储元阵列3.2.2 基本的SRAM逻辑结构3.2.3 读/写周期波形图,2023年9月20日星期三,13,3.2.0 主存储器的基本结构,2023年9月20日星期三,14,主存和CPU的联系,2023年9月20日星期三,15,3.2.0 主存储器的构成,静态RAM（SRAM）由MOS电路构成的双稳触发器保存二进制信息；优点：访问速度快，只要不掉电可以永久保存信息；缺点：集成度低，功耗大，价格高；动态RAM（DRAM）由MOS电路中的栅极
7、电容保存二进制信息；优点：集成度高，功耗约为SRAM的1/6，价格低；缺点：访问速度慢，电容的放电作用会使信息丢失，要长期保存数据必须定期刷新存储单元；,主要用于构成Cache,主要用于构成系统主存,2023年9月20日星期三,16,基本存储元6个MOS管形成一位存储元；644位的SRAM结构图存储体排列成存储元阵列；芯片封装后，3种外部信号线地址线：2n个单元，对应有n根地址线；地址信号经过译码电路，产生每个单元的字线选通信号；数据线：每个单元m位，对应有m根数据线；控制线：读写控制信号=1，为读操作；=0，为写操作；,3.2.1 基本的静态存储元阵列,2023年9月20日星期三,17,六管
8、SRAM存储元电路,位线/D,位线D,动画演示：SRAM存储元.swf,1,0,0,1,0,0,2023年9月20日星期三,18,2023年9月20日星期三,19,3.2.2 基本SRAM存储器逻辑结构,2023年9月20日星期三,20,RAM的译码驱动方式,方法1：单译码被选单元由字线直接选定；适用容量较小的存储芯片。方法2：双译码被选单元由X、Y两个方向的地址决定。,动画演示：双地址译码器.swf,2023年9月20日星期三,21,2023年9月20日星期三,22,32K8位的SRAM逻辑结构图,动画演示：3-3.swf,X方向：8根地址线输出选中256行,Y方向：7根地址线输出选中128
9、列,读写、选通控制,三维存储阵列结构,2023年9月20日星期三,23,SRAM存储器的组成,存储体存储单元的集合，按位将各存储元组织成一个存储矩阵；大容量存储器中，通常用双译码方式来选择存储单元。地址译码器将CPU发出的地址信息转换成存储元选通信号的电路。译码驱动器用于增强译码输出选择线的驱动能力。I/O控制电路一般包括读写电路和放大电路。,2023年9月20日星期三,24,Intel 2114静态RAM芯片是1K4的存储器外部结构地址总线10根（A0A9）数据总线4根（D0D3）片选信号/CS，写允许信号/WE0写，1读内部存储矩阵结构6464方阵，共有4096个六管存储元电路；采用双译码
10、方式A3A8（6根）用于行译码64行选择线;A0A2,A9用于列译码16条列选择线;每条列选择线同时接4个存储元（共164=64列）,静态RAM芯片举例Intel 2114,2023年9月20日星期三,25,2114逻辑结构图,2023年9月20日星期三,26,3.2.3 读、写周期波形图,存储器读/写的原则读/写信号要在地址和片选均起作用，并经过一段时间后有效；读写信号有效期间不允许地址、数据发生变化；地址、数据要维持整个周期内有效；读周期时间（tRC）、写周期时间（tWC）存储器进行两次连续的读/写操作所必须的间隔时间；大于实际的读出/写入时间；,2023年9月20日星期三,27,SRAM
11、存储器的读周期,读周期操作过程CPU发出有效的地址信号 译码电路延迟产生有效的片选信号 在读信号控制下，从存储单元中读出数据 各控制信号撤销（地址信号稍晚），数据维持一段时间读出时间（tAQ）从地址有效到外部数据总线上的数据信息稳定所经历的时间片选有效时间（tEQ）、读控制有效时间（tGQ）片选信号、读控制信号所需要维持的最短时间，二者相等；从地址译码后，到数据稳定的时间间隔；,存储器的读周期时序,2023年9月20日星期三,28,2023年9月20日星期三,29,SRAM存储器的写周期,写周期操作过程CPU发出有效的地址信号，并提供所要写入的数据 译码电路延迟产生有效的片选信号 在写信号控制
12、下，将数据写入存储单元中 各控制信号撤销（地址信号稍晚），数据维持一段时间写入时间（tWD）地址控制信号稳定后，到数据写入存储器所经历的时间；维持时间（thD）写控制信号失效后的数据维持时间；,存储器的写周期时序,2023年9月20日星期三,30,2023年9月20日星期三,31,课本P70【例1】下图是SRAM的写入时序图。R/W是读/写命令控制线，当R/W线为低电平时，存储器按给定地址把数据线上的数据写入存储器。请指出下图写入时序中的错误，并画出正确的写入时序图。,R/W#信号必须在地址和数据稳定时有效,一个写周期中地址不允许改变,一个写操作中数据不允许改变,2023年9月20日星期三,3
13、2,3.3 DRAM存储器,DRAM的存储元由MOS晶体管和电容组成的记忆电路；电容上的电量来表现存储的信息；充电1，放电0。结构形式四管存储元单管存储元动态RAM（DRAM）因为该存储器必须定时刷新，才能维持其中的信息不变；,2023年9月20日星期三,33,3.3.1 DRAM存储元的记忆原理,1.读出时位线有电流 为“1”,2.写入时CS 充电为“1”放电 为“0”,T,无电流,有电流,动画演示：DRAM存储元操作.swf,2023年9月20日星期三,34,3.3.2 DRAM芯片的逻辑结构,外部地址引脚比SRAM减少一半;存储芯片集成度高，体积小；送地址信息时，分行地址和列地址分别传送
14、；内部结构：比SRAM复杂刷新电路用于存储元上的信息刷新，以行为单位；刷新计数器的位数与行译码器的输出位数相同；行、列地址锁存器用于保存完整的地址信息；使用行选通信号 和列选通信号 锁存地址；,动画演示：DRAM逻辑结构.swf,2023年9月20日星期三,35,DRAM控制电路的构成,地址多路开关刷新时需要提供刷新地址，非刷新时需提供读写地址；刷新定时器 间隔固定的时间提供一次刷新请求；刷新地址计数器刷新按行进行，用于提供对所要刷新的行进行计数；仲裁电路对同时产生的来自CPU的访问存储器的请求和来自刷新定时器的刷新请求的优先权进行裁定；定时发生器提供行地址选通/RAS、列地址选通/CAS和写
15、信号/WE。,2023年9月20日星期三,36,3.3.3 读/写周期,DRAM的读写周期与SRAM相似，差别在于：行、列地址分开传送；在同一个读写周期内地址会发生变化；列选通信号 要滞后于行选通信号 一段时间；DRAM读周期和写周期步骤行选通信号有效，锁存行地址写入数据有效列选通信号有效，锁存列地址读写控制信号有效读出数据有效,读/写周期二选一,动画演示：DRAM读写周期.swf,2023年9月20日星期三,37,4116(16K 1位)芯片 读 过程,63,0,2023年9月20日星期三,38,4116(16K 1位)芯片 写 过程,63,0,2023年9月20日星期三,39,3.3.3
16、刷新周期,刷新的原因DRAM的基本存储元电容，会随着时间和温度而减少；必须定期地对所有存储元刷新，以保持原来的信息。刷新（再生）在固定时间内对所有存储单元，通过“读出(不输出)写入”的方式恢复信息的操作过程；刷新方式以存储矩阵的行为单位刷新；刷新周期从上一次对整个M刷新结束到下一次对整个M全部刷新一遍为止的时间。,刷新过程中存储器不能进行正常的读写访问,2023年9月20日星期三,40,DRAM的刷新方式,集中式刷新在一个刷新周期内，利用一段固定时间，依次对存储矩阵的所有行逐一刷新，在此期间停止对存储器的读/写操作；存在死区时间，会影响CPU的访存操作；分散式刷新将每个系统工作周期分为两部分，
17、前半部分用于DRAM读/写/保持，后半部分用于刷新存储器的一行；系统存取时间延长一倍，导致系统变慢；异步式刷新在一个刷新周期内，分散地刷新存储器的所有行；既不会产生明显的读写停顿，也不会延长系统的存取周期；,2023年9月20日星期三,41,【例】设某存储器的存储矩阵为128128，存取周期为0.5s，RAM刷新周期为2ms，若采用集中式刷新方式，试分析其刷新过程。,“死时间率”为 128/4000 100%=3.2%,“死区”时间为 0.5 s 128=64 s,2023年9月20日星期三,42,【例】设某存储器的存储矩阵为128128，存取周期为0.5s，RAM刷新周期为2ms，若采用分散
18、式刷新方式，试分析其刷新过程。,存取周期延长一倍，为1s；前0.5s用于读写，后0.5s用于刷新一行,存取周期tC=tM+tR,无“死区”时间,刷新周期为1s128行128s,1行的刷新时间,存储体的行数,远小于2ms，没有必要,2023年9月20日星期三,43,【例】设某存储器的存储矩阵为128128，存取周期为0.5s，RAM刷新周期为2ms，若采用异步式刷新方式，试分析其刷新过程。,若每隔 2ms/128=15.6 s 刷新一行每隔15.6s产生一个刷新请求信号；每31.2（31）个工作周期中做刷新一行存储器的操作。,2023年9月20日星期三,44,存储原理,集成度,芯片引脚,功耗,价
19、格,速度,刷新,动态 RAM 和静态 RAM 的比较,2023年9月20日星期三,45,3.3.4 存储器容量的扩充,单个存储芯片的容量有限，实际存储器由多个芯片扩展而成；存储器（存储芯片）与CPU的连接数据、地址、控制三总线连接；多个存储芯片 CPU不是一一对应连接关注存储芯片与CPU的外部引脚存储器容量扩充方式位扩展、字扩展、字位扩展,SRAM、DRAM、ROM均可进行容量扩展,2023年9月20日星期三,46,存储芯片与CPU的引脚,存储芯片的外部引脚数据总线：位数与存储单元字长相同，用于传送数据信息；地址总线：位数与存储单元个数为2n关系，用于选择存储单元；读写信号/WE：决定当前对芯
20、片的访问类型；片选信号/CS：决定当前芯片是否正在被访问；CPU与存储器连接的外部引脚数据总线：位数与机器字长相同，用于传送数据信息；地址总线：位数与系统中可访问单元个数为2n的关系；读写信号/WE：决定当前CPU的访问类型；访存允许信号/MREQ：决定是否允许CPU访问存储器；,2023年9月20日星期三,47,存储器容量的位扩展,存储单元数不变，每个单元的位数（字长）增加；例如：由1K4的存储芯片构成1K8的存储器存储芯片与CPU的引脚连接方法：地址线：各芯片的地址线直接与CPU地址线连接；数据线：各芯片的数据线分别与CPU数据线的不同位连接；片选及读写线：各芯片的片选及读写信号直接与CP
21、U的访存及读写信号连接；CPU对该存储器的访问是对各位扩展芯片相同地址单元的同时访问。,2023年9月20日星期三,48,D7,D0,A9A0,1K4,1K4,10,由1K4的存储芯片构成1K8的存储器,2023年9月20日星期三,49,由8K1位的芯片构成8K8位的存储器,2023年9月20日星期三,50,存储器容量的字扩展,字扩展：每个单元位数不变，总的单元个数增加。例如：用1K8的存储芯片构成2K8的存储器存储芯片与CPU的引脚连接方法：地址线：各芯片的地址线与CPU的低位地址线直接连接；数据线：各芯片的数据线直接与CPU数据线连接；读写线：各芯片的读写信号直接与CPU的读写信号连接；片
22、选信号：各芯片的片选信号由CPU的高位地址和访存信号产生；CPU对该存储器的访问是对某一字扩展芯片的一个单元访问。,2023年9月20日星期三,51,1K8,1K8,1,D7D0,A0A9,10,8,A10,低位的地址线与各芯片的地址线并联；多余的高位地址线用来产生相应的片选信号。,由1K8的存储芯片构成2K8的存储器,2023年9月20日星期三,52,16K8的存储芯片：地址线14根，数据线8根，/CS，/WECPU的引脚：地址线16根，数据线8根，/MERQ，/WECPU的最高2位地址和/MREQ信号产生4个芯片的片选信号；4个存储芯片构成存储器的地址分配：第1片 00 00 0000 0
23、000 0000 00 11 1111 1111 1111 即 0000H3FFFH第2片 01 00 0000 0000 0000 01 11 1111 1111 1111 即 4000H7FFFH第3片 10 00 0000 0000 0000 10 11 1111 1111 1111 即 8000HBFFFH第4片 11 00 0000 0000 0000 11 11 1111 1111 1111 即 C000HFFFFH,用16K8的芯片构成64K8的存储器,0000H,3FFFH,4000H,7FFFH,8000H,0BFFFH,0FFFFH,0C000H,2023年9月20日星期三
24、,53,译码器,/MREQA14A15,存储芯片的字扩展连接图,作为译码器的使能信号,作为译码器的地址输入信号,2023年9月20日星期三,54,字位扩展：每个单元位数和总的单元个数都增加。例如：用1K4的存储芯片构成2K8的存储器扩展方法先进行位扩展，形成满足位要求的存储芯片组；再使用存储芯片组进行字扩展。要求：能够计算出字位扩展所需的存储芯片的数目。例如：用LK的芯片构成MN的存储系统；所需芯片总数为M/LN/K 片。,存储芯片的字位扩展,2023年9月20日星期三,55,共需要几块芯片，进行如何扩展？8片2M8的SRAM芯片进行字扩展；数据线怎么连？各芯片的数据线均直接与CPU的8位数据
25、总线连接；地址线怎么连？各芯片的地址线均直接与CPU的最低21位地址线连接；控制线怎么连？读写信号直接连接；剩余的高3位地址线和/MREQ和译码产生各芯片的片选信号/CS；,【练习】用2M8的SRAM芯片构成一个16M8的存储器，请回答以下问题：,2023年9月20日星期三,56,存储器与CPU的连接补充例子,做题思路：审题确定所需扩展的类型，选择合适的存储芯片；原则：尽量作简单的扩展（位扩展字扩展字位扩展）分析存储芯片和CPU的引脚特性（地址范围、地址线数目、容量要求等），确定引脚的连接；尤其是在进行字扩展时，特别注意片选信号的产生。3-8译码器74LS138、双2-4译码器74LS139画
26、出逻辑连接图，作必要的分析说明。,2023年9月20日星期三,57,74LS138译码器,用于地址译码的3-8译码器；输入3位地址信号，译码产生8个不同的选通输出；外部的结构图引脚作用：输入信号A、B、C引入所要译码的三位地址信号输出信号/Y0/Y7 对应每一个存储单元，低电平有效使能信号G1、/G2A、/G2B：当且仅当G11、/G2A 0、/G2B 0时，译码器正常工作,使能控制端,地址输入端,选通输出端,2023年9月20日星期三,58,74LS138译码器逻辑功能表,2023年9月20日星期三,59,74LS138译码器内部结构图,2023年9月20日星期三,60,74LS139译码器
27、,用于地址译码的2-4译码器；输入2位地址信号，译码产生4个不同的选通输出；外部的结构图引脚作用：输入信号A、B引入所要译码的两位地址信号；输出信号/Y0/Y3 对应每一个存储单元，低电平有效；使能信号/G：当且仅当/G0时，译码器正常工作；,使能控制端,地址输入端,选通输出端,2023年9月20日星期三,61,74LS139译码器的逻辑功能表,2023年9月20日星期三,62,存储器地址段分析：A15 A11 A10 A9 A0 0110 0 0 0 0 0000 0000 0110 0 1 1 1 1111 1111 0110 1 0 0 0 0000 0000 0110 1 0 1 1
28、1111 1111存储芯片选择系统程序区：1片2K8ROM用户程序区：2片1K4RAM，做位扩展,例1.设CPU有16根地址线，8根数据线，用/MREQ作访存控制现有下列芯片：1K4RAM；4K8RAM；8K8RAM；2K8ROM；4K8ROM；8K8ROM及74LS138等电路要求：构成地址为600067FFH的系统程序区、地址为68006BFFH的用户程序区，选择芯片并画出逻辑连接图。,系统程序区2K8位,用户程序区1K8位,再做字扩展,6000H,67FFH,6800H,6BFFH,2023年9月20日星期三,63,芯片及引脚分析,2K8ROM地址线：A0A10数据线：D0D7控制线：/
29、CS1K4RAM地址线：A0A9数据线：D0D3控制线：/CS、/WECPU地址线：A0A15数据线：D0D7控制线：/WE、/MREQ,A15A11 0110 0,A15A10 0110 10,A15A12 0110,应使用A15A11作为地址译码信号，产生各存储芯片的/CS,2023年9月20日星期三,64,逻辑连接图,1,0,0,1,0,0110 0,0,0,0110 1,2023年9月20日星期三,65,译码设计方案2,&,A15,A14,A13,A12,A11,1,1,选通ROM区,A10,选通RAM区,2023年9月20日星期三,66,可选存储芯片：1K4RAM；4K8RAM；8K
30、8RAM；2K8ROM；4K8ROM；8K8ROM；存储器地址分析：最小8K系统程序区 0000 0000 0000 0000 0001 1111 1111 1111接下来的16K用户程序区 0010 0000 0000 0000 0011 1111 1111 1111 0100 0000 0000 0000 0101 1111 1111 1111最大4K系统程序工作区 1111 0000 0000 0000 1111 1111 1111 1111,例2.CPU及芯片同上题，要求主存地址空间满足：最小8K为系统程序区，与其相邻的16K地址为用户程序区，最大4K地址空间为系统程序工作区，划出逻辑
31、图及指出芯片种类及片数。,1片8K8ROM，高3位地址为000,2片8K8RAM，高3位地址为001、010,1片4K8RAM，高4位地址为1111,2023年9月20日星期三,67,逻辑连接图,000,001,010,&,111,2023年9月20日星期三,68,例3.某机地址总线16根(A15A0)，双向数据总线8根(D7D0)，控制总线有/MREQ(允许访存低有效)，R/W(读/写)，主存地址空间分配如下：08191为系统程序区；819232767为用户程序区；最后2K地址空间为系统程序工作区；上述地址为十进制，按字节编址，现有如下芯片 ROM：8K8位 RAM：16K1、2K8、4K8
32、、8K8 请从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器与CPU连接逻辑图(用3:8译码器74LS138作片选逻辑)说明选哪些存储器芯片，选多少片？,2023年9月20日星期三,69,CPU：16根地址线，8根数据线地址分配：08191，共8KB（81024）000 0 0000 0000 0000 000 1 1111 1111 1111819232767，共32768-8192=24576=241024=24KB001 0 0000 0000 0000 001 1 1111 1111 1111010 0 0000 0000 0000 010 1 1111 1111 11110
33、11 0 0000 0000 0000 011 1 1111 1111 1111最后2K111 1 1000 0000 0000 111 1 1111 1111 1111,分 析,1片8K8ROM高3位地址为000,3片8K8RAM高3位地址分别为001、010、011,1片2K8RAM，高5位地址为111 11,2023年9月20日星期三,70,逻辑连接图,2023年9月20日星期三,71,存储器设计的连接要点,地址线的连接用CPU的低位地址线与芯片地址线直接连接；数据线的连接用CPU的对应位数据线与芯片的数据线直接连接；读/写控制信号线的连接用CPU的读/写控制信号线直接与存储芯片直接连接
34、；片选线的连接一般使用CPU的高位地址线的和CPU的访存允许控制信号线/MREQ，经译码器译码后产生各芯片的片选信号。关键点：保证从每个芯片的角度来看，都完全使用了CPU引脚（直接或间接连接）；,2023年9月20日星期三,72,课堂练习1,设某CPU地址总线共有16根，数据总线共有16根，已知系统中存储器的划分如下：ROM区：0000H3FFFH RAM区：起始地址为6000H，24K16位的RAM区域现有16K16位ROM芯片，8K16位RAM芯片，试完成以下问题。所需8K16位RAM芯片的个数是多少？分析每个芯片的地址范围，并说明译码方案。画出此存储器组成逻辑框图（包括ROM和RAM区）
35、。,2023年9月20日星期三,73,课堂练习1的解答（1/4）,所需8K16位RAM芯片的个数(24K/8K)(16/16)=3片分析每个芯片的地址范围ROM区（0000H3FFFH）00 00 0000 0000 000000 11 1111 1111 1111第一个8K8的RAM芯片（60007FFFH）011 0 0000 0000 0000011 1 1111 1111 1111第二个8K8的RAM芯片（80009FFFH）100 0 0000 0000 0000100 1 1111 1111 1111第三个8K8的RAM芯片（0A0000BFFFH）101 0 0000 0000
36、0000101 1 1111 1111 1111,2023年9月20日星期三,74,课堂练习1的解答（2/4）,译码方案：（任意一种方案均为正确答案）方案1：使用A15A14A13高三位地址线通过3:8译码器进行译码；Y0和Y1任一输出有效均可选中ROM（异或操作）；Y3、Y4、Y5分别作为3个RAM芯片的片选信号。方案2：使用A15A14高两位地址线通过2:4译码器进行译码；Y0的输出作为ROM的片选信号；Y1=0，且A13=1时，选通第一个RAM芯片；Y2=0，且A13=0时，选通第二个RAM芯片；Y2=0，且A13=1时，选通第三个RAM芯片；,2023年9月20日星期三,75,课堂练习
37、1的解答（3/4）逻辑连接图1,2023年9月20日星期三,76,课堂练习1的解答（4/4）逻辑连接图2,2023年9月20日星期三,77,设有一存储器系统，其原理图如下，分析该存储器系统。试分析各存储器芯片的类型；请问各存储器芯片的地址范围分别为多少？,课堂练习2,2K8ROM,2K8ROM,2K8RAM,2K8RAM,地址范围000 00000 11（07FFH）,地址范围001 00001 11（800H FFFH）,地址范围100 00100 11（2000H 27FFH）,地址范围101 00101 11（2800H 2FFFH）,2023年9月20日星期三,78,设某存储器中，最低
38、的8K字的存储区为ROM区，相邻的2K字的为RAM区，主存字长为16位，按字寻址方式读写。拟采用8K8的58C65芯片构成其ROM区，采用2K8的6116芯片构成RAM区，请问各需要多少片上述芯片？试分析各块芯片的地址范围，并画出CPU与存储系统的连接图。,练习1,2023年9月20日星期三,79,练习2,设某机的最大寻址范围为16K，16位数据总线，在08191地址区接有4片2K16的RAM芯片，RAM芯片的片选信号为CS#，试回答下列问题：该机需要多少根地址线?若高位全部用于译码，需要对地址的高几位进行译码?,2023年9月20日星期三,80,练习3,已知某8位机的主存采用半导体存储器，其
39、地址码为16位。若使用4K4位的静态RAM芯片组成该机所允许的最大主存空间，并选用模块板结构形式，每个模块板的容量为16K8位。共需要几块这样的模块板？每个模块板内共有多少片这样的RAM芯片？主存共需多少片这样的RAM芯片？CPU如何选择各模块板？（勿需画图，说明即可）,2023年9月20日星期三,81,某一存储器系统的部分接线如下图所示，请回答：RAM和ROM的存储容量各是多少？RAM和ROM存储器地址分配范围各是多少？,练习4,2023年9月20日星期三,82,练习5,设某微机的寻址范围为32K，接有4片8K1的存储芯片，存储芯片的片选信号为CS#，试回答下列问题：需要对地址的哪几位进行译
40、码(写出分析过程)?译码输出应接至RAM的什么地方?每片RAM的地址范围是多少？（用二进制和十六进制标明）。若用一片16K1的存储芯片作低地址，4片4K1的芯片作高地址，每片RAM的地址范围又是多少？。,2023年9月20日星期三,83,3.3.5 高级的DRAM结构（1/2）,FPM-DRAM（快速页模式动态存储器）根据程序局部性原理实现的；快速页模式允许在选定的行中对每一个列地址进行连续快速的读写操作。CDRAM(带高速缓存动态存储器)在DRAM芯片上集成一定数量的SRAM(高速缓存)；EDO RAM（扩展数据输出的DRAM）采用特殊的主存读出控制逻辑，在读写一个存储单元的同时，启动下一个
41、连续的存储单元的读写；,5-3-3-3的突发模式周期,5-2-2-2的突发模式周期,2023年9月20日星期三,84,3.3.5 高级的DRAM结构（2/2）,SDRAM(同步动态存储器)需要与系统时钟相同步的外部时钟；非同步DRAM，CPU需先与主存进行时钟同步，再读写数据；同步DRAM，主存在系统时钟控制下工作，无需同步等待时间；采用双存储体结构，两个存储体紧密配合，高速读写数据；SDRAM连续读写时，最高可达到一个CLK一个数据；DDR DRAM(双数据传输率同步动态存储器)在SDRAM基础上，采用延时锁相环技术提供数据选通信号，对数据进行精确定位；每个时钟脉冲的上升沿和下降沿都可传输数
42、据，使数据传输率提高1倍。,5-1-1-1的突发模式周期,2023年9月20日星期三,85,3.4 只读存储器和闪速存储器,3.4.1 只读存储器ROM3.4.2 闪速存储器,2023年9月20日星期三,86,3.4.1 只读存储器,掩模式ROM定义：数据在芯片制造过程中写入，不能更改；优点：可靠性、集成度高，价格便宜；缺点：通用性差，不能改写内容；一次编程ROM（PROM）定义：用户第一次使用时写入确定内容；优点：用户可根据需要对ROM编程；缺点：只能写入一次，不能更改；多次编程ROM定义：可用紫外光照射（EPROM）或电擦除（E2PROM）多次改写其中内容；优点：通用性较好，可反复使用；,
43、2023年9月20日星期三,87,3.4.2 闪速存储器,闪速存储器（Flash Memory）一种高密度、非易失性的读/写半导体存储器，它突破了传统的存储器体系，改善了现有存储器的特性。闪速存储器是在EPROM功能基础上，增加了电路的电擦除和重新编程能力；也叫快擦型存储器。目前流行的U盘（也称优盘、闪盘）即为闪速存储器的其中一种形式。闪速存储器的可擦写次数一般在1万次以上，也有人说有的U盘可多达100万次左右（无法核实）。,2023年9月20日星期三,88,3.5 并行存储器,双端口存储器3.5.2 多模块交叉存储器,2023年9月20日星期三,89,3.5.1 双端口存储器,双端口存储器采
44、用空间并行技术：同一个存储体使用两组相互独立的读写控制线路，可并行操作。读写特点无冲突读写访问的存储单元不同，可并行读写存储体；有冲突读写访问同一存储单元，可使用/BUSY信号控制读写优先顺序；显卡上的存储器一般都是双端口存储器。,逻辑框图,2023年9月20日星期三,90,双端口存储器的逻辑框图,2023年9月20日星期三,91,3.5.2 多模块交叉存储器,多模块交叉存储器采用时间并行技术。存储器的模块化组织方式顺序方式优点：通过直接增添模块来扩充存储器容量比较方便；缺点：各模块串行工作，存储器的带宽受到了限制。交叉方式优点：块数据传送时，可大大提高存储器的带宽；缺点：模块间的依赖性强，且
45、不易进行存储器的容量扩充。CPU对多模块的同时访问；多模块交叉存储器在CPU所访问连续存储空间时，主存的访问速度将会大幅度提高；,动画演示：3-26.swf,动画演示：3-27.swf,流水线存取示意图P90 3.28,2023年9月20日星期三,92,多模块交叉存储器顺序方式,每个模块中的单元地址是连续的；某个模块进行存取时，其他模块不工作，某一模块出现故障时，其他模块可以照常工作；存储单元地址高位模块号；低位模块内的字号；,2023年9月20日星期三,93,多模块交叉存储器交叉方式,每个模块的单元地址是不连续的；连续地址分布在相邻的不同模块内。对于数据的成块传送，各模块可以实现多模块流水式
46、并行存取；存储单元地址低位模块号；高位模块内的字号；,2023年9月20日星期三,94,课本P91【例5】设存储器容量为32字,字长64位,模块数m=4,分别用顺序方式和交叉方式进行组织。存储周期T=200ns,数据总线宽度为64位,总线传送周期=50ns。问顺序存储器和交叉存储器的带宽各是多少？,顺序存储器和交叉存储器连续读出m=4个字的数据信息量为q=464=256位顺序存储器所需要的时间为t1=mT=4200ns=800ns=810-7s故顺序存储器的带宽为W1=q/t1=256/(810-7)=32107bit/s交叉存储器所需要的时间为t2=T+(m-1)=200ns+(4-1)50
47、ns=350ns=3.510-7s故交叉存储器的带宽为W1=q/t1=256/(3.510-7)=73107bit/s,2023年9月20日星期三,95,3.6 Cache存储器,Cache基本原理 替换策略 Cache的写操作策略 主存与Cache的地址映射,2023年9月20日星期三,96,3.6.1 Cache基本原理,使用Cache的原因CPU速度越来越快，主存储器与CPU的速度差距越来越大，影响CPU的工作效率。Cache的作用在CPU和主存之间加一块高速的SRAM（Cache）；主存中将要被访问的数据提前送到Cache中；CPU访存时，先访问Cache，若没有再进行数据调度。使用C
48、ache的依据在一段时间内，CPU所执行的程序和访问的数据大部分都在某一段地址范围内，而该段范围外的地址访问很少；,动画演示：Cache的功能.swf,程序访问的局部性原理,2023年9月20日星期三,97,结构模块化CPU访问Cache或主存时，以字为单位；Cache和主存交换信息时，以块为单位，一次读入一块或多块内容；每块由若干个字组成；Cache的每行都设置有标记，CPU访问程序或数据时，先访问标记。此结构全部由硬件实现；Cache对程序员是透明的，即程序员不必知道是否存在Cache。,1、Cache的基本原理,Cache的一块，也称为一行,动画演示：Cache原理.swf,2023年9
49、月20日星期三,98,2、Cache的基本构成,存储体基本单位为字，若干个字构成一个数据块；地址映射变换机构用于将主存地址变换为Cache地址，以利用CPU发送的主存地址访问Cache；替换机构若要更新Cache中数据时使用的机制；相联存储器Cache的块表，快速指示所要访问的信息是否在Cache中；读写控制,2023年9月20日星期三,99,相联存储器,动画演示：相联存储器的结构.swf,2023年9月20日星期三,100,命中率是指CPU要访问的信息在Cache中的比率；失效率1-命中率影响命中率的主要因素Cache 容量：过小时，局部信息装不完，命中率低。过大时，对提高效率不明显，且成本
50、高。Cache中块的大小：一般用一个主存周期所能调出的单元数（字或字节）作为一个块大小。,3、Cache的命中率,一般95%,2023年9月20日星期三,101,主存系统的平均访问时间,Cache/主存系统的平均访问时间ta为设主存与Cache的速度倍率r=tm/tc，则系统的访问效率e为,e,ta=htc+(1-h)tm,tc 命中时的Cache访问时间,tm 未命中时的主存访问时间,h 命中率,2023年9月20日星期三,102,命中率h=Nc/(Nc+Nm)=1900/(1900+100)=0.95主存与Cache的速度倍率r=tm/tc=250ns/50ns=5访问效率e=83.3%平
