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1、,第5章 存储器,内容：5.1 存储器的概述5.2 随机存取存储器RAM（SRAM,DRAM)5.3 只读存储器ROM5.4 CPU与存储器的连接重点：存储器分类SRAM和DRAMCPU与存储器的连接,本章主要讨论内存（主存）及其与CPU的接口,微型计算机的存储结构寄存器位于CPU中主存由半导体存储器(ROM/RAM)构成外部存储器指磁盘、磁带、磁鼓、光盘等大容量存储器，采用磁、光原理工作高速缓存(CACHE)由静态RAM芯片构成计算机工作时，一般由ROM（BIOS)中的引导程序启动系统，再从外存中读取系统程序和应用程序，送到RAM中，程序运行的中间结果放在RAM中（RAM不够时也放在外存中）
2、，程序结束时将最后结果放入外部存储器。,5.1 存储器概述,按用途分：内部存储器（内存，主存）外部存储器（外存，辅存）,一、内部存储器,按制造工艺分类：双极型：速度快、集成度低、功耗大 MOS型：速度慢、集成度高、功耗低,按使用属性分类：随机存取存储器RAM(Random Access memory)只读存储器ROM(Read Only Memory)。,RAM可读、可写，但具有易失性，常用于存放数据、中间结果等。ROM在程序执行时只能读不能写。非易失性的，断电后内容不消失，所以常用于存放系统程序或不常改变的数据。掩膜ROM不可改写。可编程PROM、EPROM、E2PROM及FLASH在 一定
3、条件下可改写。,只读存储器ROM,掩膜ROM：信息制作在芯片中，不可更改PROM：允许一次编程，此后不可更改EPROM：用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程EEPROM：采用加电方法在线进行擦除和编程，可多次擦写（反复使用）。Flash ROM（闪存）：能够加电快速擦写的EEPROM，但只能按块（Block）擦除。,按信息写入方式分类，,集成电路的内部结构也不相同,二、存储器性能指标1、存储容量2、存取时间：访问一次存储器所需的时间3、功耗3、可靠性 4、价格,5.2 随机存取存储器RAM,主要内容SRAM DRAM存储芯片的内部结构,基本存储电路,5.2.1静态随机存取存储器
4、SRAM一、静态RAM的构成,存储器芯片内部结构框图,（一）存储矩阵 用来存储信息，由若干个存储单元组成。每个存储单元 具有一个唯一的地址 可存储1位（位片结构）或多位（字片结构）二进制数据芯片存储体的存储容量 存储单元数存储单元的位数 2MN（BIT）存储容量与地址、数据线根数有关：M：芯片的地址线根数 N：芯片的数据线根数 封装引线数减少，芯片成品合格率就会提高,有关存储容量的概念：,基本存储电路（1位信息）,存储单元（1位、4位、8位、16位）具有唯一的地址,一个芯片的存储体多个存储单元,一台计算机的内存若干个存储芯片,例：INTEL2114 为1K4 位的静态RAM,例：2MB,位片结
5、构字片结构,（二）地址选择电路 地址选择电路包括地址码缓冲器，地址译码器等。地址译码器用来对地址码译码。地址译码方式有两种：1.单（线性）译码方式 它的全部地址只用一个电路译码，译码输出的选择线直接选中对应地址码的存储单元。2.双（复合）译码方式 行译码:其输出线称行选择线,它选中存储矩阵中一行的 所有存储单元.列译码:其输出线称列选择线，它选中一列的所有单元。只有X向和Y向的选择线同时选中的那一位存储单元,才能 进行读或写操作。,单译码结构双译码结构双译码可简化芯片设计减少选择线的数目时主要采用的译码结构,26,2 23,（三）控制电路与读/写电路 CPU对存储器的控制信号有读信号（）、写信
6、号（）和片选信号（）等。CPU送出的高位地址经译码后，送到 片选信号端，使其有效，则存储器芯片被选中，允许与外界交换信息。当读写控制信号RD,WR送到芯片的R/W端时，存储器的数据经三态数据缓冲器的D0D7端输入/输出。读/写电路包括读/写放大器、双向三态缓冲器等。它是数据信息输入和输出的通道。,SRAM结构框图：存储矩阵可选用位结构矩阵或字结构矩阵地址译码器采用双译码控制逻辑和三态数据缓冲器 通过读/写端和CS片选端控制由I/O电路对存储器单元输入/输出信号。,二、静态RAM(SRAM)的基本存储电路 基本存储电路用于存储一位二进制信息：“0”或“1”。构成器件：双极型快速稳定，集成度低，工
7、艺复杂。MOS速度较双极型低，比Dram快。特点：存取周期快（双极型10nS,MOS几十-几百nS），不需刷新，外电路简单，基本单元晶体管数目较多，适于小容量。六管静态存储电路，由 RS触发器存储信息。T1T2双稳态触发器T3T4负载管 T5T6控制管 特点：非破坏性读出，双稳态保持稳态不用刷新。,T8,1、双稳态触发器：T1、T2是工作管 T3、T4是负载管 两个稳定状态：A=1，B=0“1”A=0，B=1“0”2、开关管：T5、T6、T7、T8 加高电平，导通，开 低电平，截止，关3、作为存储单元单元被选中两种操作 写：1 或0 读：里边的信息出现在数据线上。单元不被选中：存贮信息一旦掉电
8、，再上电，状态不一定。,T6,Vcc,T2,T4,T3,T5,T7,T1,行选线X,列选线Y,A,B,D位线,六管静态存储电路,I/O,I/O,三、静态RAM芯片例子,SRAM一般采用“字结构”存储矩阵：每个存储单元存放多位（4、8位）一般为小容量，快速存储芯片典型SRAM芯片：,2114 1K4位6116 2K 8位6264 8K 8位62128 16K 8位62256 32K 8位,SRAM芯片6264,6264采用CMOS工艺制作，单一5V电源，额定功耗200mW，典型存取时间为200ns，双列直插式封装。存储容量为 8K8bit，字结构13 根地址线 A12A08 根数据线 IO7IO
9、02 根片选 CE1、CE2读写 WE、OENC表示空端，该引脚未被使用,6264引脚排列图,6264工作方式,四、静态RAM的读/写过程 静态RAM的结构组成原理图如图所示：4K*1位,1）.读出过程（1）地址码加到RAM芯片的地址输入端，经X与Y地址译码器译码，产生行选与列选信号，选中某一存储单元，该单元中存储的代码，经一定时间，出现在IO电路的输入端。电路对读出的信号进行放大、整形，送至输出缓冲寄存器。缓冲寄存器一般具有三态控制功能，没有开门信号，所存数据还不能送到DB上。,（2）在送上地址码的同时，还要送上读/写控制信号（R/W或RD、WR）和片选信号（CS）。读出时，使R/W，CS，
10、这时，输出缓冲寄存器的三态门将被打开，所存信息送至DB上。于是，存储单元中的信息被读出。,2）.写入过程（）地址码加在RAM芯片的地址输入端，选中相应的存储单元，使其可以进行写操作。（）将要写入的数据放在DB上。（）加上片选信号CS及写入信号R/W。这两个有效控制信号打开三态门使DB上的数据进入输入电路，送到存储单元的位线上，从而写入该存储单元。,5.2.2 DRAM的存储电路,动态RAM芯片是以MOS管栅极电容是否充有电荷来存储信息的。其基本单元电路一般由四管、三管和单管组成，以三管和单管较为常用。由于它所需要的管子较少，故可以扩大每片存储器芯片的容量，并且其功耗较低，所以在微机系统中，大多
11、数采用动态RAM芯片。DRAM芯片一般采用“位结构”存储矩阵，容量大，集成度高，但速度比SRAM慢。,D,T1,Cs,字选线,信息存储在电容Cs内。T1为开关管。字选线为1，T1导通，信息由D线入/出CS。缺点:漏电和破坏性读出,需要恢复。改进：加刷新放大器，重写与定时刷新，速度几百次/秒。改进后动态RAM特点：读写操作地址两次打入 先输RAS，后CAS。（为了减少引脚的封装数）刷新操作只输入RAS（整行同时涮新）刷新周期不能进行读写操作,列选线,数据线,T2,单管基本存储单元,CD,单管动态基本存储电路,一、单管存储电路,二、DRAM的刷新电容C上高电平保持时间：约2mS 刷新时间间隔：2m
12、SDRAM内刷新：矩阵内一行行地进行，刷新一行的时间为刷新周期。把信息读出来，再写进去。刷新控制：由读写控制电路系统地完成DRAM刷新 注：读写过程也有刷新功能，但是随机的，不保证所有RAM单元都 能经读写刷新。刷新控制器(图5-7)；协调完成前述DRAM特点中三项。构成：地址多路器 刷新地址计数器 刷新定时器 仲裁电路 定时发生器,刷新定时器定时发出刷新请求CPU发出读/写申请定时发生器按刷新或读写要求提供RAS、CAS和 WE给DRAM芯片。,地址多路器 CPU地址转换为行地址，列地址分两次送入DRAM芯片，实现两次打入。先RAS，后CAS 刷新地址计数器产生行扫地址，由RAS打入，无列扫
13、地址。,仲裁电路对优先权仲裁。注意在刷新周期不接受CPU的申请。,三、DRAM芯片举例,DRAM 的基本存储单元是单个场效应管及其极间电容每个基本存储单元存储1位二进制数 许多个基本存储单元形成行、列存储矩阵必须配备“读出再生放大电路”进行刷新 每次同时对1行的存储单元进行刷新,1、DRAM芯片2164,存储容量为 64K1位 16个引脚：8 根地址线A7A01 根数据输入线DIN1 根数据输出线DOUT行地址选通 RAS列地址选通 CAS读写控制 WE,N/CDINWERASA0A2A1VDD,VSSCASDOUTA6A3A4A5A7,12345678,161514131211109,216
14、4A的片内有64K（65536）个内存单元，有64K个存储地址，每个存储单元存储一位数据，片内要寻址64K个单元，需要16条地址线，为了减少封装引脚，地址线分为两部分 行地址和列地址，A0A7为芯片行地址，A8A15为列地址，芯片的地址引脚只有8条。数据线是输入和输出分开的，由WE 信号控制读写。无专门的片选信号。,存储器与CPU连接应注意的问题,1.CPU总线的负载能力。CPU外部总线的负载能力可带一个标准TTL负载，连接的存储器芯片较多时，应增加总线驱动能力，常用缓冲器或总线驱动器。2.各种信号的配合与连接。数据线:存储器芯片的数据入、出线分开的芯片需加三态门,才和DB连接.地址线:对动态
15、RAM，在CPU和存储器之间加多路开关，将地址的行列（高位与低位）分别送存储器。控制线：需注意电平的配合。3.CPU的时序与存储器速度配合。4.存储器的地址分配及片选信号的产生。,二、IBM PC/XT 中的存储器系统,构成系统的内存时，存储器类型选择方法：SRAM 小容量的缓存DRAM 大容量的存储器（程序，数据）EPROM 程序存储器（系统程序）EEPROM 数据、参数等掉电保护的数据存储器,第5章教学要求,掌握半导体存储器的分类，了解应用特点；熟悉半导体存储器芯片的结构；理解SRAM读写原理、DRAM读写和刷新原理、EPROM和EEPROM工作方式了解典型芯片的引脚功能；掌握存储芯片与C
16、PU连接的方法，特别是片选端的处理；了解存储芯片与CPU连接的总线驱动和时序配合问题。,芯片的内部结构,T5,T4,T3,T2,T1,VDD,读出再生放大电路,列128,列2,DIN,DOUT,列1,行128,行66,行65,行64,行2,行1,I/O缓冲,单管基本存储单元,读出再生放大电路,2164的读写,存储体由4个128128的存储矩阵组成。RA0RA6 7条行地址产生128个行选信号，CA0CA6 7条列地址产生128个列选信号，同时加到4个存储矩阵上，选中4个单元，最后经1:4 I/O门电路（由RA7和CA7控制）选中1个单元进行读或写。WE为高，读，WE为低，写。,2164的刷新,
17、采用“仅行地址有效”方法刷新行地址选通RAS有效，传送行地址，在4个存储矩阵中都选中1行，每次同时刷新512个单元。列地址选通CAS无效，没有列地址没有数据从芯片中输出（即Dout为高阻），也没有数据输入芯片,SRAM与DRAM比较SRAM的特点：用双稳态触发器存储信息。速度快（5ns），不需刷新，外围电路比较简单，但集成度低（存储容量小，约1Mbit/片），功耗大。在PC机中，SRAM被广泛地用作高速缓冲存储器Cache。采用字片结构。DRAM的特点特点：DRAM的集成度高（存储容量大，可达1Gbit/片以上），功耗低，但速度慢（10ns左右）。需要刷新，相应外围电路就较为复杂。DRAM在微
18、机中应用非常广泛，如微机中的内存条（主存）、显卡上的显示存储器几乎都是用DRAM制造的。采用位片结构。,5.2.3 存储器的工作时序,微机系统中存储器的工作时序和CPU的读/写时序密切配合。重要参数：存储器的存取时间 读周期中为读取时间。写周期中为写入时间。存储器接到稳定的地址输入到读/写操作所需时间。用存储器读写周期的时序图来说明存储器的最快工作时间。实际系统中，整体考虑时，周期要长，即要慢的多。,SRAM对读周期的时序要求：读的最终目的是要让选中单元的数据稳定的出现在系统的数据总线上，然后被输入CPU。,存储器的读周期,存储器对读周期的时序要求：见教材P-212在存储器和CPU连接时，如下
19、时间配合：存储器和CPU同步：从地址有效到CPU要求的数据稳定时间间隔必须大于tA。从片选有效到CPU要求的数据稳定时间间隔必须大于tCO。存储器慢：否则，外部电路必须产生WAIT信号，迫使CPU插入等待周期TW来配合存储器的时间要求。,5.2.4、高速缓冲存储器（Cache）,用Cache来解决CPU与内存之间的速度差。Cache工作原理：程序访问在时空上的局部性。,Cache设计思想：对典型程序运行情况分析表明，程序产生的地址往往集中在存储器逻辑地址空间的很小范围内，即总对某一部分地址进行频繁的访问，而其它地址则用得很少。据此，可在主存和CPU之间设置一个高速、容量较小的SRAM作为Cac
20、he，把主存中经常被CPU访问的那一部分内容复制到Cache中，使CPU在一段时间内对Cache快速读取数据。主存可采用价低的DRAM构成，容量大但速度慢。这样既降低了成本，又提高了速度。,Cpu-Cache-Dram-外存多层次存储器结构图,Cache的命中和命中率：CPU访存的内容正好在Cache中就称为命中。命中的几率即命中率。主存和Cache比例与命中率关系：一般主存和Cache比例为1M：4K时命中率为90%。,主存（MB）8163264128Cache(KB)3264128256512,主存与Cache地址映象的3种基本结构：全相联Cache直接映象Cache组相联Cache Ca
21、che的数据更新方式：通写式回写式,5.3 只读存储器ROM,可以看作是一个单向导通的开关电路。当字线上加有选中信号时，如是断开的，位线上将输出；如果是接通的，则位线经接地，将输出信息0。,一、只读存储器存储信息的原理和组成,不可编程掩模ROM一次性可写PROM可读写ROM,分 类,EPROM（紫外线擦除）EEPROM（电擦除）,二、只读存储器的分类,（一）不可编程掩模式MOS只读存储器 不可编程掩模式MOS ROM又称为固定存储器，其内部存储矩阵的结构如图所示。它是由厂家根据用户事先编好的机器码程序，把0、1信息存储在掩模图形中而制成的ROM芯片。芯片制成以后，存储矩阵中所存储的信息0或1不
22、能再改变，而只能读出。如果要修改其内容，只有重新制作。因此，它只适用于大批量生产，不适用于科学研究。,位线,地址译码,A1A0,字线3,字线2,字线1,字线0,11,10,01,00,VDD,D0,D1,D2,D3,掩膜式ROM,4*4位,用户在使用前可以根据自己的需要编制ROM中的程序。熔丝式PROM的存储电路中一段熔丝相当于电子开关，保留或熔断相当于0或1 信息。熔丝可用镍铬丝或多晶硅制成。,（二）可编程存储器 PROM(Programmable ROM）,制造时，每一单元都由熔丝接通，则存储的都是信息。用户在使用前根据程序的需要，利用编程写入器 对选中的基本存储电路通以mAmA的电流，将
23、熔丝烧断，则该单元将存储信息。这样，便完成了程序修改。由于熔丝烧断后，无法再接通，所以，PROM只能一次编程。编程后，不能再修改。造价贵，非批量时可使用。,（三）可擦除、可再编程的只读存储器,EPROM（Erasable PROM）为了便于研究工作，研制了 一种可擦除、可再编程的ROM，即EPROM。数据以电荷的形式储存在浮栅电极上 有电荷时为 0 无电荷时为 1,相当于开关接通和开关断开,EPROM基本存储电路,（1）由浮栅雪崩注入的FAMOS器件构成。（2）当浮栅有足够的电荷积累时，记录的信息为0，没有一定的电荷积累时，信息为1。（3）用户可以多次编程。编程加写脉冲后，某些存储单元的PN结
24、表面形成浮动栅，阻挡通路，实现信息写入。（4）用紫外线照射可驱散浮动栅（浮栅上的电荷形成光电流泄漏），原有信息全部擦除（擦除后内容全为“1”），便可再次改写。,可擦除的可编程的只读存储器EPROM使用过程：,出厂时，每个基本存储单元存储的都是信息“1”，编程实际上就是将“0”写入某些基本存储单元使用专门的编程器（烧写器）对EPROM芯片进行编程，编程后，应贴上不透光的封条，可保存10年。EPROM 芯片顶部开有一个圆形的石英窗口，用于紫外线透过（10到20 分钟）、以擦除芯片中保存的信息，恢复出厂的状态。经过照射后的EPROM，内容全变为“1”，可再重新写入信息。只能把存储的信息全部擦除后再重
25、新写入，不能只擦除个别单元或某几位的信息，而且擦除的时间也长。,出厂（1）-编程写入-擦除（1）-再写入,EPROM芯片实例-Intel 2716,采用NMOS工艺和双列直插式封装。存储容量为 2K824个引脚：11 根地址线 A10A08 根数据线 DO7DO0片选/编程脉冲控制端 CE/PGM输出允许 OE编程电压 VPP,VDDA8A9VPP-OEA10CE/PGMO7O6O5O4O3,123456789101112,242322212019181716151413,A7A6A5A4A3A2A1A0O0O1O2Vss,2716的工作方式,正常使用时，EPROM与CPU的连接 见P-223
26、，图5.16-2764与CPU连接 只能读,（四）、电可擦除的可编程序的ROM（EEPROM）,用加电方法，进行在线（无需拔下，直接在应用系统中）擦写（擦除和编程一次完成，写入过程中自动擦除）。在芯片内部集成了升压电路。有字节擦写、块擦写和整片擦写等方法并行EEPROM：多位数据线串行EEPROM：1位数据线,I2C,数据以电荷的形式储存在浮栅电极上 有电荷时为 0 无电荷时为1,EEPROM芯片2817A,存储容量为 2K828个引脚：11 根地址线 A10A08 根数据线 I/O7I/O0片选 CE读写 OE、WE状态输出 RDY/BUSY,NCA12A7A6A5A4A3A2A1A0I/O
27、0I/O1I/O2GND,VccWENCA8A9NCOEA10CEI/O7I/O6I/O5I/O4I/O3,1234567891011121314,2827262524232221201918171615,EEPROM 2817A的功能,（五）Flash Memory(快擦写存储器）,数据以电荷的形式储存在浮栅电极上 有电荷时为 0 无电荷时为1集成度高寿命长NOR闪存（随机读取）：Intel 1988,适用于PC机内的 BIOS或固件，手机 NAND闪存（只许连续读取擦除）：1989 适用于 USB闪存盘，固态硬盘,5.4 CPU与存储器的连接,RAM、ROM与CPU的连接,本节要解决问题：
28、一个是如何用容量较小、字长较短的芯片，组成微机系统所需的内存系统；,连接时要考虑以下几个问题：（1）CPU总线的负载能力CPU总线的直流负载能力-一个TTL负载小型系统-直接和存储器芯片相连较大的系统-加数据缓冲器或总线驱动器（2）CPU的时序和存储器存取速度之间的配合选择合适的存储器（3）存储器的地址分配和片选多芯片时芯片选择芯片内存储器单元选择 系统数据总线的宽度 8086为按字节编址的16位数据总线，存储空间分为两个 存储体：奇、偶存储体。（4）控制信号的连接,一、存储器容量,根据要构成的存储器系统的容量要求决定选用的存储器芯片的数量。其中涉及到位扩充和字扩充。1、位扩充 通常，如果该存
29、储器是按字节编址的，即一个单元为8位，首先要根据选用的存储器芯片的位数，来判断是否要进行位扩充。当选用的芯片的位数不足8位时，要进行位扩充。利用多个芯片扩充数据位。这些芯片的地址线和控制线联在一起，是一样的。芯片数据线各自独立，分别提供8位数据的一部份。,要构建 XKB的内存。芯片的容量为YK*Z位,位扩充例：,2114（1）,A9A0,I/O4I/O1,片选,D3D0,D7D4,A9A0,2114（2）,A9A0,I/O4I/O1,两片同时选中,数据分别提供,用2114（1K*4位）构成容量为1KB的内存,读写信号,一次读写操作同时选中两个芯片中的同地址单元,2、字扩充,当选用芯片的单元数不
30、足时，要字扩充。也即存储容量的扩充或称地址扩充、字扩充。进行“字扩充”，需要利用多组存储芯片。如何区分（寻址）不同的存储芯片组？将存储芯片的片选端与系统的高位地址线相关联来实现-片选地址。,要构建 XKB的内存。芯片的容量为YK*Z位,字扩充例：,片选端,D7D0,A19A10,A9A0,2114（2）,A9A0,D3D0,2114（1）,A9A0,D3D0,译码器,0000000001,0000000000,低位地址线,高位地址线,用2114（1K*4位）构成容量为2KB的内存,扩充连接图,二、存储器与CPU的连接,存储芯片地址线的处理存储芯片片选端 的处理存储芯片数据线的处理存储芯片读写控
31、制线的处理,1、地址线的连接-地址线的连接决定了存储器的地址分配。,片内寻址：芯片的地址线通常应全部与系统的低位地址线相连，这部分地址的译码是在存储芯片内完成的，称为“片内译码”片间寻址：将系统的高位地址线通过译码器或线性组合后产生各个芯片组的片选信号。称为片间寻址。用来对不同的存储芯片组进行区分。,片间寻址有三种译码方法：线选法、全译码、部分译码,另外，也可令片选端常有效,片间寻址的三种译码方式：,线性选择方式高位地址线直接作芯片控制优点：电路简单，经济缺点：地址分配重叠，且地址空间不连续全译码选择方式高位地址线全部经译码器译码后作为片选控制优点：地址分配不重叠，且地址空间连续部分译码选择方
32、式部分译码选择方式将高位地址线中的几位经过译码后作为片选控制，它是线性选择法与全译码选择法的混合方式。也会出现地址分配重叠,例5-1线性选择1号芯片寻址：0000IFFFH，40005FFFH，80009FFFH，C000DFFFH 2 号芯片寻址：20003FFFH，60007FFFH，A000BFFFH，E000FFFFH,1号地址计算基 本 地 址：0000IFFFHA15 A14 A13000 0000H+基本地址=0000IFFFH010 4000H+基本地址=40005FFFH100 8000H+基本地址=80009FFFH110 C000H+基本地址=C000DFFFH,芯片占用
33、的地址空间分别为：第一组：地址范围为 000003FFH 第二组：地址范围为040007FFH 第三组：地址范围为0800OBFFH 第四组：地址范围为0C00OFFFH,例5-2全译码方式,三-八译码器是最常用译码器,例5.3：第一种（Y0-Y3译码）第二种（Y4-Y7译码）第一片：地址范围为 000007FFH 200027FFH 第二片：地址范围为04000FFFH 28002FFFH 第三片：地址范围为080017FFH 300037FFH 第四片：地址范围为0C001FFFH 38003FFFH,例5-2部分译码方式,例：静态RAM与8086CPU芯片的连接（存储器均按字节编址）存储
34、器芯片选用2片静态RAM 6116(2K8位)。,4KB的读写存储器子系统,系统数据总线的宽度 8086为按字节编址的16位数据总线，存储空间分为两个存储体：奇、偶存储体。,例 5一4要求用 4K 8的 EPROM芯片 2732，8K 8的 RAM芯片 6264，译码器74LS138构成8K字ROM和8K字RAM的存储器系统，系统配置为最小模式。图517给出了系统连接图。,例5-4地址分析,0 0 00 0 0 0 0 1,A16 A14,00000H01FFFH00002H03FFFH04000H04FFFH,一个可用地址,X 00 X 00X 00,A19 A17,芯片,全0全1,A13
35、A12A1 A0,全0全1全0全1,01,通过与门组合这2个译码输出信号,2选1译码,8选1译码,0,1,0,1,0,1,2732-1,2732-2,6264-3,片选端译码小结,存储芯片的片选控制端可以被看作是一根最高位地址线在系统中，主要与地址发生联系：包括地址空间的选择（例如接系统的IO/M*信号）和高位地址的译码选择（与系统的高位地址线相关联）对一些存储芯片通过片选无效可关闭内部的输出驱动机制，起到降低功耗的作用,若想让一个存储区域的地址改变时，只能改变产生CS的地址线，而片内地址不好改变。,补充：译码和译码器,译码：将某个特定的“编码输入”翻译为唯一“有效输出”的过程译码电路可以使用
36、门电路组合逻辑译码电路更多的是采用集成译码器常用的2:4译码器：74LS139常用的3:8译码器：74LS138常用的4:16译码器：74LS154,译码器74LS138,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16,A,B,C,G1,G2A,G2B,Y7,GND,Y6,Y5,Y4,Y3,Y2,Y1,Y0,Vcc,74LS138引脚图,Y4,Y5,Y6,Y7,G2B,G2A,G1,C,B,A,74LS138原理图,74LS138的功能表,74LS138连接示例,G1G2AG2BCBA,Y0Y1Y2Y3Y4Y5Y6Y7,74LS138,5VA19A18A17A16
37、A15,若A19A18A17A16A15输入“00101”，哪个输出端有效？若A19A18A17A16A15输入“10101”，哪个输出端有效？,1）全译码,全译码：片内寻址未用的高位地址线都参加译码，译码输出作为片选信号。特点：每个存储单元的地址都是唯一的，不存在地址重复。译码电路可能比较复杂、连线也较多,例：用4片6264构成32K8的存贮区。,整个32K8存储器的地址范围：00000H07FFFH仅占用8088 1M容量的32K地址范围。,高位地址线A19A13全部参加译码，产生6264的片选信号,2）部分译码,部分译码：除片内寻址外的高位地址的一部分来译码产生片选信号（简单）。,可简化
38、译码电路。但系统的部分地址空间将被浪费,A19、A18、A17、A16、A15 这5位无论为什么，对芯片寻址都没影响。所以每个芯片将同时具有32个地址范围。我们选用其中连续、好用又不冲突的一组地址。,3）线选译码,线选译码：用除片内寻址外的高位地址线中的任一根做为片选信号，直接接各存储器的片选端来区别各芯片的地址。缺点：必然会出现地址重叠；还会出现一个存储地址会对应多个存储单元的情况，该地址不应使用。优点：不用译码器，只用简单的门电路，线路简单。适用于小系统。,特点：线选法也有地址重叠区。地址不连续，但简单。,例：用线选法产生4片6264（0#3#）片选信号：A16A13用作片选，A19A17
39、未用，其它信号（数据线，读写信号）的 连接同图5-18。这时，32K存储器的基本地址范围为：,注意：软件上必须保证这些片选线每次寻址时只能有一位有效，决不允许多于一位同时有效。,片选端译码小结,存储芯片的片选控制端可以被看作是一根最高位地址线在系统中，主要与地址发生联系：包括地址空间的选择（例如接系统的IO/M*信号）和高位地址的译码选择（与系统的高位地址线相关联）对一些存储芯片通过片选无效可关闭内部的输出驱动机制，起到降低功耗的作用,若想让一个存储区域的地址改变时，只能改变产生CS的地址线，而片内地址不好改变。,4）、片选端常有效,A19A15 A14A0 全0全1,D7D0,27256EP
40、ROM,A14A0,片选端常有效与A19A15 无关,32K*8,2、存储芯片数据线的处理,若芯片的数据线正好 8 根：一次可从芯片中访问到 8 位数据全部数据线与系统的 8 位数据总线相连若芯片的数据线不足 8 根：一次不能从一个芯片中访问到 8 位数据利用多个芯片进行位扩充。,3.存储芯片的读写控制,芯片OE与系统的读命令线相连 当芯片被选中、且读命令RD有效时，存储芯片将开放并驱动数据到总线芯片WE与系统的写命令线相连 当芯片被选中、且写命令WR有时，允许总线数据写入存储芯片若芯片只有一个WE引脚 则用CPU的WR信号作为存储器的WE控制信号。,实际应用中，存储器芯片的片选信号可根据需要
41、选择上述某种方法或几种方法并用。ROM与CPU的连接同RAM。,门电路译码,A15 A14A13,A16,CBA,G1,138,M/IO,CBA,G1,138,把内存和I/O的译码器分开,M/IO,接口,内存,1000 000 0 0 000 0000 0000 80000H807FFH 1000 000 0 0 111 1111 1111 1000 000 0 1 000 0000 0000 80800H80FFFH 1000 000 0 1 111 1111 1111 1000 000 1 0 000 0000 0000 81000H817FFH 1000 000 1 0 111 1111 1111 1000 000 1 1 000 0000 0000 81800H81FFFH 1000 000 1 1 111 1111 1111,8K连续的地址,
