分析与设计数字电路的工具.ppt

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1、第二章 分析与设计数字电路的工具,2.2 卡诺图化简法,2.3 VHDL硬件描述语言基础,2.1 逻辑代数,引 言 设计一个数字电路或数字系统，就像做一个建筑工程，它不仅需要砖瓦、预制件等这些建筑材料，还需要有效的工具和合理的工艺。本章介绍的是分析与设计数字电路的工具。首先介绍一种数学工具逻辑代数和卡诺图。它的作用是化简和转换逻辑函数，以方便数字电路的分析和设计。然后介绍一种硬件描述语言工具VHDL。用它和可编程逻辑器件及电子设计自动化（EDA）软件配合，可设计出功能更强大的数字电路。对于工具的学习，我们要先熟悉它，掌握使用它的基本要领，然后在以后的章节中通过反复的使用，不断的练习，逐步达到熟

2、练掌握、得心应手的境地。,2.1 逻辑代数,一、逻辑代数的基本公式,2.1逻辑代数,公式的证明方法：,（1）用简单的公式证明略为复杂的公式。,例2.1.1 证明吸收律,证：,例2.1.2 用真值表证明反演律,1110,1110,（2）用真值表证明，即检验等式两边函数的真值表是否一致。,2.1逻辑代数,二、逻辑代数的基本规则,1.代入规则 对于任何一个逻辑等式，以某个逻辑变量或逻辑函数同时取代等式两端任何一个逻辑变量后，等式依然成立。例如，在反演律中用BC去代替等式中的B，则新的等式仍成立：,2.对偶规则 将一个逻辑函数L进行下列变换：，0 1，1 0,所得新函数表达式叫做L的对偶式，用 表示。

3、,对偶规则的基本内容是：如果两个逻辑函数表达式相等，那么它们的对偶式也一定相等。基本公式中的公式l和公式2就互为对偶 式。,2.1逻辑代数,3.反演规则,利用反演规则，可以非常方便地求得一个函数的反函数,解：,解：,将一个逻辑函数L进行下列变换：，；0 1，1 0；原变量 反变量，反变量 原变量。,所得新函数表达式叫做L的反函数，用 表示。,例2.1.3 求函数 的反函数：,例3.1.4 求函数 的反函数：,在应用反演规则求反函数时要注意以下两点：（1）保持运算的优先顺序不变，必要时加括号表明，如例。（2）变换中，几个变量（一个以上）的公共非号保持不变。如例。,2.1逻辑代数,三、逻辑函数的代

4、数化简法,1逻辑函数式的常见形式一个逻辑函数的表达式不是唯一的，可以有多种形式，并且能互相转换。例如：,与或表达式,或与表达式,与非与非表达式,或非或非表达式,与或非表达式,其中，与或表达式是逻辑函数的最基本表达形式。,2.1逻辑代数,2逻辑函数的最简“与或表达式”的标准,3用代数法化简逻辑函数,（1）并项法：,运用公式 将两项合并为一项，消去一个变量。,例：,（1）与项最少，即表达式中“+”号最少。（2）每个与项中的变量数最少，即表达式中“”号最少。,2.1逻辑代数,（2）吸收法：,（3）消去法：,运用吸收律 A+AB=A，消去多余的与项。,例：,例：,运用吸收律 消去多余因子。,先通过乘以

5、 或加上,增加必要的乘积项，再用以上方法化简。,例：,（4）配项法：,2.1逻辑代数,例 化简逻辑函数：,（利用A+AB=A）,（利用）,在化简逻辑函数时，要灵活运用上述方法，才能将逻辑函数化为最简。,2.1逻辑代数,例2.1.7 化简逻辑函数：,（利用）,（利用A+AB=A）,（配项法）,（利用A+AB=A）,（利用）,2.1逻辑代数,代数化简法的优点：不受变量数目的限制。缺点：没有固定的步骤可循；需要熟练运用各种公式和定理；需要一定的技巧和经验；不易判定化简结果是否最简。,2.1逻辑代数,2.2 卡诺图化简法,一、最小项与最小项表达式 1.最小项n个变量的逻辑函数中，包含全部变量的乘积项称

6、为最小项。n变量逻辑函数的全部最小项共有2n个。,最小项的基本性质,（1）对于任意一个最小项，只有与之对应的一组变量取值使它的值为1，而其余各组变量取值均使它的值为0。,两变量：,（2）对于变量的任一组取值，全体最小项的和为1。,2.2 卡诺图化简法,最小项表达式与或式中的每一个与项均为最小项。,任一逻辑函数可以展开为最小项表达式。,例：,2.逻辑函数的最小项表达式,2.2 卡诺图化简法,解：,=m7+m6+m3+m5=m（3,5,6,7）,例2：将函数 转换成最小项表达式。,2.2 卡诺图化简法,二、卡诺图及其逻辑函数的卡诺图表示法,1相邻最小项 如果两个最小项中只有一个变量互为反变量，其余

7、变量均相同，则称这两个最小项为逻辑相邻，简称相邻项。,如果两个相邻最小项出现在同一个逻辑函数中，可以合并为一项，同时消去互为反变量的那个量。,如最小项ABC 和 就是相邻最小项。,如：,2.卡诺图 一个小方格代表一个最小项，然后将这些最小项按照相邻性排列起来。即用小方格几何位置上的相邻性来表示最小项逻辑上的相邻性。,2.2 卡诺图化简法,卡诺图的结构,（1）二变量卡诺图,（2）三变量卡诺图,2.2 卡诺图化简法,卡诺图具有很强的相邻性：（1）直观相邻性，只要小方格在几何位置上相邻（不管上下左右），它代表的最小项在逻辑上一定是相邻的。（2）对边相邻性，即与中心轴对称的左右两边和上下两边的小方格也

8、具有相邻性。,（3）四变量卡诺图,2.2 卡诺图化简法,3.用卡诺图表示逻辑函数,解：该函数为三变量，先画出三变量卡诺图，然后根据真值表将8个最小项L的取值0或者1填入卡诺图中对应的8个小方格中即可。,1,1,1,1,（1）从真值表到卡诺图例 已知某逻辑函数的真值表，用卡诺图表示该逻辑函数。,2.2 卡诺图化简法,（2）从逻辑表达式到卡诺图,（a）如果表达式为最小项表达式，则可直接填入卡诺图。,解：写成简化形式：,解：直接填入：,例2.2.4 用卡诺图表示逻辑函数:,然后填入卡诺图：,例2.2.5 用卡诺图表示逻辑函数：,（b）如不是最小项表达式，应先将其先化成最小项表达式，再填入卡诺图。也可

9、由“与或”表达式直接填入。,2.2 卡诺图化简法,三、卡诺图化简法,（2）4个相邻的最小项可以合并，消去2个取值不同的变量。,1,1卡诺图化简逻辑函数的原理:（1）2个相邻的最小项可以合并，消去1个取值不同的变量。,2.2 卡诺图化简法,（3）8个相邻的最小项可以合并，消去3个取值不同的变量。,总之，2n个相邻的最小项可以合并，消去n个取值不同的变量。,2.2 卡诺图化简法,2用卡诺图合并最小项的原则（画圈的原则）,（1）卡诺图中所有取值为1的方格均要被圈过，即不能漏下取值为1的最小项。（2）尽量画大圈，但每个圈内只能含有2n（n=0,1,2,3）个相邻项。要特别注意对边相邻性和四角相邻性。（

10、3）圈的个数尽量少。（4）在新画的包围圈中至少要含有1个末被圈过的1方格，否则该包围圈是多余的。,3用卡诺图化简逻辑函数的步骤：（1）画出逻辑函数的卡诺图。（2）合并相邻的最小项，即根据前述原则画圈。（3）写出化简后的表达式。每一个圈写一个最简与项，规则是，取值为l的变量用原变量表示，取值为0的变量用反变量表示，将这些变量相与。然后将所有与项进行逻辑加，即得最简与或表达式。,2.2 卡诺图化简法,解:（1）由表达式画出卡诺图。,（2）画包围圈，合并最小项，得简化的与或表达式:,例 化简逻辑函数：L（A,B,C,D）=m（0,2,3,4,6,7,10,11,13,14,15）,2.2 卡诺图化简

11、法,解：（1）由表达式画出卡诺图。,注意：图中的绿色圈是多余的，应去掉。,例 用卡诺图化简逻辑函数：,（2）画包围圈合并最小项，得简化的与或表达式:,2.2 卡诺图化简法,解：（1）由真值表画出卡诺图。,由此可见，一个逻辑函数的真值表是唯一的，卡诺图也是唯一的，但化简结果有时不是唯一的。,（a）：写出表达式：,（b）：写出表达式：,例 已知某逻辑函数的真值表，用卡诺图化简该函数。,（2）画包围圈合并最小项。有两种画圈的方法：,2.2 卡诺图化简法,4卡诺图化简逻辑函数的另一种方法圈0法,（2）用圈0法，得：,解：（1）用圈1法，得：,对L取非得：,例 已知逻辑函数的卡诺图如图示，分别用“圈1法

12、”和“圈0法”写出其最简与或式。,2.2 卡诺图化简法,2.2 卡诺图化简法,1无关项在有些逻辑函数中，输入变量的某些取值组合不会出现，或者一旦出现，逻辑值可以是任意的。这样的取值组合所对应的最小项称为无关项、任意项或约束项。,例：在十字路口有红绿黄三色交通信号灯，规定红灯亮停，绿灯亮行，黄灯亮等一等，试分析车行与三色信号灯之间逻辑关系。,四、具有无关项的逻辑函数的化简,解：设红、绿、黄灯分别用A、B、C表示，且灯亮为1，灯灭为0。车用L表示，车行L=1，车停L=0。列出该函数的真值。,显而易见，在这个函数中，有5个最小项为无关项。带有无关项的逻辑函数的最小项表达式为：L=m（）+d（）如本例

13、函数可写成:L=m（2）+d（0,3,5,6,7）,2具有无关项的逻辑函数的化简,考虑无关项时，表达式为:,例：,不考虑无关项时，表达式为：,要充分利用无关项可以当0也可以当1的特点，尽量扩大卡诺圈，使逻辑函数更简。,2.2 卡诺图化简法,如果不考虑无关项，写出表达式为：,（3）写出逻辑函数的最简与或表达式:,（2）合并最小项。注意，1方格不能漏。方格根据需要，可以圈入，也可以放弃。,例：用卡诺图法化简逻辑函数（输入是8421BCD码）L（A,B,C,D）=m（1,4,5,6,7,9）+d（10,11,12,13,14,15）,解：（1）填卡诺图。,2.2 卡诺图化简法,2.3 VHDL硬件描

14、述语言基础,VHDL(Very-High-Speed Integrated Circuit HardwareDescription Language)是目前最流行的硬件描述语言之一。它诞生于1982年，已成为IEEEStd_1076标准。许多公司的EDA设计工具都提供了对VHDL的支持，因此它得到了广泛的应用。VHDL有以下几个主要特点：（1）具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大简化了硬件设计任务，提高了设计效率和可靠性。（2）编程与工艺无关。设计者可以专心致力于其功能的实现，而不需要对不影响功能的与工艺有关的因素花费过多的时间和精力。（3）语言标准、规

15、范，易于共享。设计技术齐全、方法灵活、支持广泛。,一、VHDL的基本结构,定义元器件库,定义电路的输入/输出引脚,描述电路的内部功能,VHDL描述的最小和基本的逻辑结构中一般包含标准库及程序包、实体和结构体三部分。,2.3 VHDL硬件描述语言基础,举例：用VHDL语言描述一半加器的功能。,逻辑表达式是：,VHDL程序如下：LIBRARY ieee；-ieee标准库说明 USE ieee.std_logic_1164.ALL；-程序包说明ENTITY adder IS-adder是实体名称PORT（a，b：IN std_logic；-定义输入/输出端口信号的类型 c，s：OUT std_log

16、ic）；END ENTITY adder；ARCHITECTURE ex1 OF adder IS-ex1是结构体名称BEGIN sa XOR b；-赋值语句 ca AND b；END ARCHITECTURE ex1；,2.3 VHDL硬件描述语言基础,实体的基本格式为：ENTITY 实体名 ISPORT（端口名称1：输入/输出状态 数据类型；端口名称2：输入/输出状态 数据类型；END 实体名；输入/输出状态有以下几种状态：（1）IN输入量，信号进入电路单元。（2）OUT输出量，信号从电路单元输出。（3）INOUT信号是双向的，既可以进入电路，也可以从电路输出。（4）BUFFER反馈量。常

17、用的端口数据的类型有位型（BIT）、位向量型（BIT_VECTOR）、标准逻辑位型（STD_LOGIC）及标准逻辑位向量型（STD_LOGIC_VECTOR等几种。,1VHDL的实体（ENTITY）说明语句,2.3 VHDL硬件描述语言基础,结构体的基本格式为：ARCHITECTURE 结构体名 OF 实体名 IS 说明语句BEGIN 电路描述语句END 结构体名；,2结构体（ARCHITECTURE）说明语句,库是经编译后的数据集合，库的作用是使设计者共享编译过的设计结果，类似于传统设计中的元器件库。库的说明要放在程序最前面。库的调用语句格式为：LIBRARY 库名；如对标准库IEEE的调用

18、语句为：LIBRARY IEEE；,3库（LIBRARY）与程序包（PACKAGE）,2.3 VHDL硬件描述语言基础,两个标准库STD和IEEE中包含的程序包,常用库与程序包调用语句：LIBRARY ieee；USE ieee.std_logic_ arith.ALL；USE ieee.std_logic_ signed.ALL；,2.3 VHDL硬件描述语言基础,二.VHDL的语言元素,1标识符与保留字 标识符是VHDL语言中符号书写的一般规则，用来表示常量、变量、信号、子程序、结构体和实体等的名称标识符组成的规则如下：（1）标识符由26个英文字母和10个数字（09）及下划线（_）组成。（

19、2）标识符必须以英文字母开头。最长可以是32个字符。（3）标识符中不能有两个连续的下划线，标识符的最后一个字符不能是下划线。（4）标识符中的英文字母不区分大小写。例如，CP、DAT1、wr_1、counter_A等都是合法的标识符。保留字是具有特殊意义的标识符号。用户不能用保留字作为标识符。在例中LIBRARY、USE、ENTITY、IS、OF、ARCHITECTURE、BEGIN、END、XOR、AND等都是保留字。,2.3 VHDL硬件描述语言基础,2.客体类型在VHDL中可以赋值的对象称为客体，客体包括信号、变量和常量。,客体类型,2.3 VHDL硬件描述语言基础,3.数据类型（1）标准

20、数据类型,2.3 VHDL硬件描述语言基础,（2）IEEE预定义标准数据类型在IEEE的程序包STD_LOGIC_1164中定义了两个非常重要的数据类型。STD_LOGIC：工业标准的逻辑位类型，取值：0（强0）、1（强1）、Z（高阻态）、X（强未知的）、W（弱未知的）、L（弱0）、H（弱1）、（忽略）、U（未初始化的）。STD_LOGIC_VECTOR：工业标准的逻辑位向量，STD_LOGIC的组合。在使用这两种数据类型时，在程序中必须有库及程序包说明语句，即LIBRARY IEEE；这两句在程序中必不可少。,2.3 VHDL硬件描述语言基础,（3）用户定义的数据类型枚举类型。用来表示实际生

21、活中的某些事物所具有的特定性质。格式为：TYPE 数据类型名 IS（元素1，元素2，）；例如 TYPE state_m IS（s0，s1，s2，s3，s4）；TYPE wenk IS（sun，mon，tue，wed，thu，fri，sat）；,整数类型和实数类型。是VHDL语言中已经存在的标准数据类型的子集。定义格式为：TYPE 数据名 IS 数据类型 RANGE 数值 TO 数值；例如 TYPE digit IS integer RANGE 0 TO 9；TYPE signal_level IS real RANGE 10.00 TO+10.00；,数组类型。具有相同的数据类型的元素集合。格

22、式为：TYPE 数组名 IS ARRAY 范围 OF 数据类型；例如 TYPE a IS ARRAY（0 TO 3）OF bit；TYPE rom IS ARRAY（0 TO 7，0 TO 7）OF bit；,2.3 VHDL硬件描述语言基础,2.3 VHDL硬件描述语言基础,4运算符,1并行语句 VHDL设计中的结构体，一般是由一个以上的并行语句构成的。所有的并行语句在结构体中都是同时执行的，与它们在程序中排列的先后顺序无关。（1）并行赋值语句 其功能是将一个数据或一个表达式的运算结果传送给一个数据对象，这个数据对象可以是内部信号，也可以是预定义的端口信号。其格式为：赋值目标表达式；例：s=

23、a XOR b c=a AND b tmp=0;y=tmp;,三.VHDL的基本语句,2.3 VHDL硬件描述语言基础,（2）条件赋值语句WHENELSE 其格式为：赋值目标=表达式1 WHEN 赋值条件1 ELSE 表达式2 WHEN 赋值条件2 ELSE 表达式N；,例2.3.2 用WHENELSE语句描述异或门LIBRARY ieee;-库说明语句 USE IEEE.std_logic_1164.ALL;-调用库ENTITY xor2 IS-xor2是实体名称PORT(a,b:IN bit;-定义输入量a、b是标准位类型 f:OUT bit);-定义输出量f是标准位类型END ENTIT

24、Y xor2;ARCHITECTURE ex2 OF xor2 IS-ex2是结构体名称SIGNAL s:bit_vector(1 DOWNTO 0);-定义内部信号s为2位位向量BEGIN s=a-用&将a和b连接成2位位向量赋值给s f=0 WHEN s=“00”ELSE-当ab=00时，f=01 WHEN s=“01”ELSE-当ab=01时，f=11 WHEN s=“10”ELSE-当ab=10时，f=10；-当ab取其它值时，f=0END ex2；,2.3 VHDL硬件描述语言基础,（3）选择信号赋值语句WITHSELECT 其格式为：WITH 选择信号X SELECT 赋值目标=表

25、达式1 WHEN 选择信号值1，表达式2 WHEN 选择信号值2，表达式N WHEN OTHERS；,例2.3.3 用WITHSELEC语句描述二输入端或门LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY or2 IS PORT(a,b:IN std_logic;f:OUT std_logic);END ENTITY or2;ARCHITECTURE ex3 OF or2 IS SIGNAL s:std_logic_vector(1 DOWNTO 0);BEGIN s=a WITH s SELECT f=0WHEN“00”，-当ab=00时，f=0

26、 1WHEN OTHERS；-当ab=除了00以外的值时，f=1END ex3；,2.3 VHDL硬件描述语言基础,（4）进程语句PROCESS 是结构体中常用的一种模块描述语句。一个结构体可以包含多个进程，各进程之间是同时执行的。但一个进程主要是由一组顺序语句组成的。进程语句不仅可以描述组合逻辑电路，还可以描述时序逻辑电路。进程语句的格式为：进程名称：PROCESS（敏感信号表）进程说明语句 BEGIN 顺序语句，END PROCESS 进程名称；注意：敏感信号表是进程语句所特有的，只有当表中所列的某个信号发生变化时，才能启动该进程的执行。执行完后，进入等待状态，直到下一次某一敏感信号变化的

27、到来。,2.3 VHDL硬件描述语言基础,例2.3.4 用进程语句描述一个半加器。LIBRARY ieee;USE IEEE.std_logic_1164.ALL;ENTITY adder IS PORT(a,b:IN std_logic;-定义输入量a、b是工业标准的逻辑位类型 c,s:OUT std_logic);-定义输出量c、s是工业标准的逻辑位类型END ENTITY adder;ARCHITECTURE ex4 OF adder IS BEGIN proc_s:PROCESS(a，b)-定义一个名为proc_s的带敏感表的进程 BEGIN s=a XOR b;-赋值语句 END P

28、ROCESS;proc_c:PROCESS(a，b)-定义一个名为proc_c的带敏感表的进程 BEGIN c=a AND b-赋值语句 END PROCESS;END ex4;,2.3 VHDL硬件描述语言基础,（1）IF语句IF语句用于实现两种或两种以上的条件判断。有三种形式，其格式如下：,IF 布尔表达式1 THEN顺序语句 END IF；,IF 布尔表达式1 THEN顺序语句1 ELSE顺序语句2 END IF；,IF 布尔表达式1 THEN 顺序语句1 ELSIF 布尔表达式2 THEN 顺序语句2 END IF；,2.顺序语句,2.3 VHDL硬件描述语言基础,例2.3.5 用IF

29、语句描述异或门。LIBRARY ieee;USE IEEE.std_logic_1164.ALL;ENTITY xor2 IS PORT(a,b:IN std_logic;f:OUT std_logic);END ENTITY xor2;ARCHITECTURE ex5 OF xor2 IS BEGIN PROCESS(a，b)BEGIN IF（a=b）THEN f=0;-IF语句 ELSE f=1;END IF;END PROCESS;END ex5;,2.3 VHDL硬件描述语言基础,（2）CASE语句 CASE语句用于两路或多路分支判断结构，它以一个多值表达式为判断条件，依条件式的取值不

30、同而实现多路分支。其格式为：CASE 表达式 IS WHEN 值1=顺序语句1；WHEN 值2=顺序语句2；WHEN 值N=顺序语句N；WHEN OTHERS=顺序语句N+1；END CASE；,2.3 VHDL硬件描述语言基础,例2.3.6 用CASE语句描述半加器。LIBRARY ieee;USE IEEE.std_logic_1164.ALL;ENTITY adder IS PORT(a,b:IN std_logic;c,s:OUT std_logic);END ENTITY adder;ARCHITECTURE ex7 OF adder IS SIGNAL abc:std_logic_

31、vector(1 DOWNTO 0);-定义内部信号abcBEGIN abc s相当于THEN的作用，不是运算符 WHEN“01”=s s s NULL;-NULL为空语句 END CASE;END PROCESS;END ARCHITECTURE ex7;,2.3 VHDL硬件描述语言基础,（3）LOOP语句LOOP语句用于循环控制，与LOOP有关的五种语法的格式如下：,单个LOOP语句 LOOP标号：LOOP 顺序语句 END LOOP LOOP标号;,FORLOOP语句 LOOP标号：FOR 循环变量 IN 循环次数范围 LOOP 顺序语句 END LOOP LOOP标号；,WHILE_

32、LOOP语句 LOOP标号：WHILE 条件 LOOP 顺序语句 END LOOP LOOP标号；,EXIT语句。用来结束LOOP语句的执行，其格式为：EXITLOOP标号：WHEN条件；注意：NEXT语句转向LOOP语句的起点，EXIT语句转向LOOP语句的终点。,NEXT语句。在LOOP语句中用来跳出当前循环，其格式为：NEXTLOOP标号：WHEN条件；,2.3 VHDL硬件描述语言基础,例2.3.7 用FORLOOP语句描述奇校验器。输入A是8位二进制数，当检测到数据中的1的位数为奇数时，输出Y=1，否则Y=0。LIBRARY ieee；ENTITY check8 ISPORT(a:I

33、N std_logic_vector(7 DOWNTO 0);-定义输入a是8位逻辑位向量 y:OUT std_logic);-定义输出信号y是标准逻辑位END check8；ARCHITECTURE ex8 OF check8 ISSIGNAL tmp：std_logic；-定义内部信号tmp BEGIN PROCESS(a)-定义一个进程 BEGIN tmp=0;FOR n IN 0 TO 7 LOOP-LOOP语句 tmp=tmp XOR a(n);END LOOP;y=tmp;-将内部信号的数据向端口输出 END PROCESS;,2.3 VHDL硬件描述语言基础,本章小结,1逻辑代数是分析和设计逻辑电路的工具。一个逻辑问题可用逻辑函数来描述。逻辑函数有4种常用的表示方法，即真值表、逻辑表达式、卡诺图、逻辑图。它们各具特点并可以相互转换。2用逻辑代数的基本公式与基本规则可以化简一个逻辑函数，从而用较简单的电路实现给定的逻辑功能。这种方法称为公式化简法。3卡诺图法是另一种化简法，它是用合并相邻最小项的原理进行化简的，特点是简单、直观，不易出错，有一定的步骤和方法可循。4硬件描述语言已成为描述数字电路的重要方法，VHDL是目前最流行的硬件描述语言之一。一段完整的VHDL程序主要由程序包、实体、结构体等几部分组成。,