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1、第七章 动态CMOS逻辑电路,动态逻辑电路的特点预充求值的动态CMOS电路多米诺CMOS电路时钟同步CMOS电路,静态电路 vs.动态电路,动态电路是指电路中的一个或多个节点的值是由存储在电容上的电荷来决定的；,静态电路是指电路的所有节点都有到地或到电源的电阻通路；,静态逻辑 vs.动态逻辑,静态逻辑,稳定的输入信号使MOS管保持在导通或截止状态，维持稳定的输出状态，信号可长期保持；,动态逻辑,即使撤掉输入信号，输出状态在一定时间内仍可保持，但最终不能长期保持。,撤掉输入信号，则输出信号不存在。,利用电容的存储效应来保存信息；,CMOS动态逻辑的特点,比CMOS逻辑晶体管数少，减小了芯片面积；
2、,提高电路工作速度；,比静态逻辑快，比类NMOS逻辑功耗低；,仍是CMOS逻辑，为无比逻辑；,动态逻辑 vs.CMOS逻辑,优点:,管子数少，面积小，速度快；,产生泄漏电流，影响动态节点的信号保持；,缺点：,出现电荷分享现象，造成信号丢失；,需要时钟信号控制电路的工作，增加设计难度；,预充求值动态逻辑 vs.类NMOS逻辑,可以说是在类NMOS电路的基础上发展起来的。,也是只用一个NMOS(或PMOS)逻辑块实现逻辑功能，而把另一逻辑块用单个PMOS(或NMOS)管代替。,不同的是负载管不是常通的，而是受时钟信号的控制；而且对逻辑功能块也增加了时钟信号的控制。,预充求值的动态CMOS电路,预充
3、求值动态电路的基本构成,把静态CMOS逻辑直接转换为类NMOS逻辑，再把类NMOS电路中的常通PMOS负载器件改换为由一时钟信控制的PMOS负载管。,(b)类NMOS电路,(a)CMOS静态电路,当 时，PMOS管导通，对输出节点的负载电容充电，使输出上升为高电平，在预充阶段电路并不实现要求的逻辑功能，这段输出是“不真”的。当 时，PMOS管截止，输出电平根据输入信号决定，这才是逻辑求值阶段，右图电路实现的是“或非”功能，若求值阶段A=B=0则下拉通路不通，输出保持预充的高电平；若求值阶段A、B中有一个信号为“1”，则下拉通路导通，输出结点电容放电，输出为低电平。问题：若预充阶段A、B中有一个
4、信号为高电平“1”，则下拉通路也导通，不仅会使电路有直流功耗，而且使输出达不到高电平，为了有足够高的高电平，PMOS管要有足够大的导电因子，这将增加电路面积。,求值晶体管,如不加该求值晶体管，则当时钟控制的PMOS器件在对输出充电的过程中，可能会在上拉路径和下拉路径之间产生竞争。,在下拉路径中增加一个用时钟控制的NMOS管，则只在PMOS器件被关闭之后才导通，才可实现逻辑求值；故，该NMOS管又称为求值晶体管。,预充-求值动态电路,预充求值动态电路的一般结构（富NMOS/富PMOS 电路）,对于富NMOS电路 电路处于预充阶段，Mp导通对输出结点电容充电，由于Mn截止，下拉通路断开，使输出电平
5、为高电平。Mp截止，上拉通路断开，由于Mn导通，下拉通路可以根据输入信号求值，若A=B=1,则下拉通路导通，使输出放电到低电平，否则保持预充的高电平。用一对受时钟信号控制的NMOS管和PMOS管使上拉通路和下拉通路不能同时导通，因此是无比电路。,预充求值动态电路的一般结构（富NMOS电路）,预充求值AOI动态门,预充-求值的动态CMOS与非门,预充求值电路中的电荷分享问题,对于预充-求值的动态电路，若输入信号在求值阶段变化，可能会引起电荷分享问题，使输出信号受到破坏。,对于预充-求值的动态电路，若输入信号在求值阶段变化，可能会引起电荷分享为题，使输出信号受破坏。对于上图电路，若要求在求值期间A
6、=1,B=0，使输出为高电平Vdd，如果信号A在 以后才从“0”变到“1”，则会由于电荷分享使输出高电平下降。当 时，电路处于预充阶段，Mp导通对输出结点充电，若A=B=0,则M1和M2都截止，中间结点电容C1不能被充电，Mp只对CL充电，使输出为Vdd。当 时，电路处于求值阶段，Mp截止，信号B仍然为0，M2截止，因此尽管Mn导通，下拉通路仍然断开，输出应保持为高电平。但是在求值阶段A信号从“0”变到“1”，使M1管导通，通过导通的M1，把CL和C1并联在一起。在预充阶段CL被充电使输出Vout=Vdd，而C1没被充电，V1=0，当两个电容并联以后，将使CL上存储的电荷向C1转移，最终达到静
7、电平衡，使V1和Vout达到一个共同的平衡电平Vf。由于在求值阶段Mp截止，不能对CL再充电，原来CL被预充的电荷现在要由CL和C1两个电容分享，这就是预充-求值动态电路的电荷分享问题。,预充求值电路的级连,当用多级动态逻辑门去实现复杂功能时，不能用富NMOS与富NMOS直接级联，对于富NMOS电路，输出节点预充的高电平可以使下一级电路中的NMOS管导通，可能引起误操作，破坏电路的正常输出。,上图是一个富NMOS的动态与非门和一个富NMOS的动态或非门级连的情况。在预充期间两个电路下拉通路都断开，Mp1和Mp2都导通，使结点电平V1和V2都达到高电平Vdd。在求值阶段，若A=B=1,C=0,应
8、该使V1=0,V2=Vdd。但是由于V1从预充的高电平下降到低电平要通过3个串联的NMOS管放电，V1下降需要一定的时间。在V1还没有下降到Vtn以前，M3管仍然导通，M3和Mn2构成了下拉通路使V2下降，当V1下降到低电平时，使M3管截止后，V2停止下降，但是在求值阶段Mp1和Mp2都截止，V2结点存储的电荷得不到补充，V2电平下降后不能再恢复到合格的高电平，影响了电路的正常工作，因此不能用富NMOS动态电路与富NMOS电路直接级连。,为了避免预充-求值动态电路在预充期间不真实输出影响下一级电路的逻辑操作，富NMOS与富NMOS电路不能直接级联，而是采取富NMOS和富PMOS交替级联的方法，
9、或者采用静态反相器隔离，即采用多米诺电路。,时钟信号的设计,动态短路必须有时钟控制。时钟信号的最高频率由电路的充、放电时间限制；时钟信号的最低频率受存储电荷保持时间限制。,与静态反相器上升时间相同,n,时钟频率的限制,要使电路正常工作，时钟信号为低电平时间必须大于电路上升时间；时钟信号为高电平时间必须大于电路的下降时间。如果时钟占空比为1：1，则半周期时间由充放电时间中较长的一个限制。,如果在求值时NMOS逻辑块不存在导通通路，输出为高，由于电路中存在各种泄漏电流，将输出节点电容上存储的电荷泄放，时间越长，电荷泄漏越多，高电平下降越显著。如果允许高电平下降20%，则由此可以限定输出最长保持时间
10、。,时钟信号的产生,真正的单向时钟电路中，不存在两相时钟偏移引起的信号竞争问题。但是会由于时钟信号延迟引起各个部分工作的不同步。对于小的局部电路模块，时钟信号线的Rc延迟很小，影响不大；但是对于整个芯片来说，时钟信号线的RC延迟将变得不可忽略，会严重影响整个数字系统的可靠工作。因此，对时钟信号线要精心设计。由于时钟信号要控制芯片上各部分电路工作，因此扇出系数非常大。为提高驱动能力，并避免由于负载不均匀引起到达各个电路的时钟延迟不一致，时钟信号必须经过多级反相器构成的缓冲器，而且采用树状结构。,多米诺（Domino）CMOS电路,多米诺（Domino）CMOS电路,多米诺CMOS电路由一级预充-
11、求值动态逻辑门加一级静态CMOS反相器构成。由于经过反相器输出，提高了输出驱动能力，也解决了富NMOS与富NMOS动态电路不能直接级联的问题。,多米诺（Domino）CMOS电路,=0是预充阶段，使V1为高电平，输出低电平；当=1时，若A=B=1，则M1，M2和MN1构成下拉通路导通，使V1放电到低电平，反相后输出高电平。若两个信号不全为高，则输出保持为低电平。,多米诺CMOS电路的特点,由于富NMOS多米诺电路在预充期间的输出为低电平，它不会使下级NMOS管导通，因此富NMOS的多米诺电路直接级联不会影响下一级电路正常工作。,时，所有PMOS负载管都导通，使每一级动态电路的输出结点都被充电到
12、高电平即V1=V2=V3=V4=Vdd。时，多米诺电路根据输入信号求值，若输入信号是A=B=C=D=E=1,第1级下拉通路导通，使V1下降到0；V1的低电平经过反相器反相后使第2级的M3导通，由于C=1,M4也导通，第2级下拉通路导通，使V2下降到0，V2的低电平反相后加到第3级的输入管，又使第3级下拉通路导通，引起V3下降，如此一级级连锁反应，就像推倒多米诺骨牌一样，也正是电路名称的由来。,在预充期间，V1和V2都达到高电平Vdd，由于预充期间多米诺电路的输出为低电平，使M3截止，中间结点电容Cy不能被充电，只有输出结点电容Cx被充电。在求值期间，若A=B=1,C=0,求值结果应该使V1=0
13、,V2=Vdd，V1的低电平经反相器反相后加到M3上，使M3导通，而M4截止。导通的M3使Cx和Cy并联，引起它们之间电荷的再分配，电荷再分配的结果使V2最终达到一个最小值V2min。且其中V2(0)=Vdd是Cx预充电平，Vy(0)=0是结点y在电荷再分配前的初始电平，上式V2min是最坏情况下V2可能下降的最小值，由于电荷再分配开始时M3工作在饱和区，随着Vy的上升，有可能使M3截止，使电荷再分配过程被迫停止。在这种情况下V2和Vy不能达到统一的平衡电平，可以根据电荷守恒定律求出V2最终达到的极小值因为，当Vy上升到（Vdd-Vtn）时M3截止。,为了克服电荷的分享以及电荷泄漏引起的动态电
14、荷输出结点的高电平下降，可以在多米诺电路中增加一个PMOS反馈管。当结点V1在保持高电平时，多米诺电路输出为低电平，使反馈管Mf导通，可以补充CL电荷的减少，不过，由于Mf导电因子不能太大，对电容充电速度非常缓慢，对电荷再分配引起的V1下降的改善不是太明显，但是对提高电路的保持时间有明显的作用，在较低的时钟频率下可以维持输出电平的稳定。如果在求值阶段V1应该下降到低电平，由于Mf在V1下降的初期仍然导通，为了不使动态电路的下降时间受到影响，一般要求 其中m是V1放电通路中总的串联管子的数目。对于中间结点电容较大的情况，应该增加对中间结点预充电的管子，即采用多个预充电管的多米诺电路结构。多个充电
15、管结构可以更有效地克服电荷分享带来的危害,多输出多米诺电路,一个复杂的逻辑功能块可以看作由多个子逻辑块串、并联组成。不仅可以将动态电路中整个逻辑块的结果经反相器输出，还可以将其中子逻辑块的结果也经过反相器输出。,多输出多米诺电路实现4位进位链,上页图为进位链电路 进位链是根据每位得到的进位产生信号Gi和进位传递信号Pi以及低位的进位信号Ci-1来决定的本位的进位输出。即 只要两个nmos管串联再和一个nmos管并联即可，如果把低位的输出作为一个子逻辑块，则高一位的进位输出只要再串联一个nmos管Pi，然后再并联一个nmos管Gi即可，这样一位位向上迭加很容易用多输出多米诺电路实现多位的进位链。
16、,时钟同步CMOS电路(C2MOS),时钟同步CMOS电路(C2MOS),在静态CMOS逻辑门的上拉和下拉通路中分别增加一个受反相时钟控制的P管和N管，构成一与时钟同步的CMOS逻辑门；,这种时钟同步的CMOS反相器不是按照预充-求值的方式，而是求值-保持；,时钟 同步CMOS电路的工作原理,时，求值阶段：CMOS逻辑门正常工作，实现逻辑求值；,时，保持阶段：CMOS电路停止求值，依靠结点电容保持信息；,工作方式：求值保持,时钟同步 CMOS电路的级联,两级时钟CMOS电路要交替级联，时钟互为反相，使相邻两级电路分别处于保持和求值阶段，以避免信号竞争。,时钟 同步CMOS电路中的电荷共享,时，
17、求值阶段：,同理，CL和CA间的电荷共享会使应保持为0的输出低电平上升。,时，保持阶段：,若输入为0，则输出结点电容CL被充电为VDD；此时由于Mn1导通，Mn2截止，内部结点电容CB被放电至0；,若此时输入由01，则Mn2导通，Mn1截止，电容CL和CB并联，发生电荷共享，使应保持为高电平的输出电平下降；,电路中电荷共享的解决,将时钟控制的一对MOS管接到输出结点上；,时，求值阶段：若输入为0，则输出结点电容CL被充电为VDD；,同理，CL和CA间也不会发生电荷共享使应保持为0的输出低电平上升；,时，保持阶段：,此时由于Mn1导通，Mn2截止，内部结点电容CB与CL间共享，但此时上拉支路导通
18、，可持续充电；,若此时输入由01，则Mn2导通，但Mn1截止，电容CL和CB间不会发生电荷共享；,在CMOS静态逻辑门的输入端增加时钟控制的 CMOS传输门也可以实现时钟同步CMOS电路；,电路的另一种形式,时钟 同步CMOS电路的特点,保持了静态CMOS电路的对称和互补性能；输出可与任何电路的输入端级联；输入可接受任何电路的输出信号；,NORA和TSPC电路,两相时钟信号偏移引起的信号竞争,动态时钟电路中常采用两相时钟和；它们的延迟可能不同；或：负载可能不匹配；,下图为利用时钟控制的传输门作为动态寄存，实现流水线操作，以提高系统的工作速度，如果两相时钟发生偏移，出现 和 都是“0”或都是“1
19、”，这将使两个传输门同时导通，造成信号竞争。如图两相时钟都为“1”的情况，两个传输门中的NMOS管都导通，新的数据经过第一个传输门送入逻辑功能块进行操作，其结果经第二个传输门向下级传送，而同时上次操作结果也在通过第二个传输门向下级传送，从而造成信号竞争。如果时钟偏移量大于逻辑电路的延迟时间，电路将无法工作。,时钟偏移引起信号竞争,避免信号竞争的设计,精心设计时钟信号的路径，尽量减小时钟的偏移；,改进动态电路的结构设计，使其不受时钟偏移的 影响；这种电路称为无竞争动态电路（no race，NORA）。,NORA动态CMOS电路基本结构,由预充求值的富NMOS逻辑和富PMOS逻辑交替级联构成一动态
20、逻辑级；,富NMOS逻辑级和富PMOS逻辑级的时钟控制互为反相；,最后再级联一时钟同步CMOS反相器作为锁存器。,NORA电路是利用 反相器作锁存器，把预充-求值的动态逻辑电路和 锁存器结合起来。当（）时，前2级动态电路处于预充阶段，而 锁存器上、下拉通路都断开，处于保持阶段。当（）时，前2级动态电路都处于求值阶段，求值结果送入，锁存器根据输入信号求值。由于整个电路是在 期间求值，这个电路就称为 相块，类似地也可以构成 相块NORA电路块。,相 CMOS NORA逻辑,相 NORA动态CMOS电路工作原理,时，保持阶段：结点out1通过Mp1预充电至VDD，而结点out2通过Mn2预放电至0；
21、时钟同步CMOS电路不工作，处于保持 状态；,工作方式：预充求值和求值保持的结合,时，求值阶段：富NMOS级和富PMOS级结束预充电过程，进入逻辑 求值阶段；时钟同步CMOS电路将输入信号反相输出；,整个电路在 期间求值，故称为 相块；,NORA动态CMOS电路工作原理,在时钟信号由低变换至高时，所有级联的NMOS逻辑级和PMOS逻辑级一个接一个地定值；,对于时钟同步CMOS锁存器，在求值阶段实际上 只有一相时钟起作用；故C2MOS 反相器的输出不 会受到前级预充电信号的干扰，也不会受到时钟 和 信号偏移的影响，因此避免了信号竞争。,NORA CMOS逻辑的特点,每个动态逻辑级的输出不需要静态
22、CMOS反相器，且与多米诺逻辑兼容；,交替级联可实现一个流水线操作的复杂系统；,流水线系统的交替段可处理连续的输入数据。由于采用了时钟同步CMOS锁存器，使前级电路模块输出保持不变时后级电路模块求值，保证了输入和输出信号的稳定。,NORA CMOS逻辑的交替级联,含 相段和 相段；富NMOS级由时钟信号控制，富PMOS级由反相时钟信号控制；两相控制的逻辑块交替级连；,NORA流水线系统的 段,定值发生在=1期间；,NORA流水线系统的 段,定值发生在=0期间；,真单相时钟电路（TSPC，ture single phase clock）,在NORA的基础上发展起来，但每一级只采用一种MOS管网络
23、和一相时钟驱动；,避免了信号的交叠或偏移，故可避免信号的竞争；,减少了时钟信号，电路简化，可提高工作速度；,TSPC(true single phase clock)电路,时，第一级动态电路预充，预充的高电平使M1截止，同时 时，使M2截止，输出级上、下拉通路都断开，处于保持状态。时，第一级动态电路求值，若求值结果为低电平，则使输出级M1导通，M3截止，使最终输出求值结果为高电平；反之，若第一级动态电路求值结果为高电平，则使输出级的M1截止，M3导通，由于 时，M2导通，使最终输出求值结果为低电平。这种TSPC电路也是把“预充-求值”和“求值-保持”的工作方式结合起来。,TSPC电路,单相时钟
24、 CMOS电路的基本结构,电路由N块和P块交替构成，每个模块由同样 的时钟信号控制；,一个N模块由一个动态NMOS电路级和一个时钟CMOS锁存器级联构成，而一个P模块由一个动态PMOS电路级和时钟CMOS锁存器级联而成；,单相时钟 CMOS流水线系统,富NMOS电路块,富PMOS电路块,M1,构成多级电路时，富NMOS电路块和富PMOS电路块交替连接。,单相时钟 CMOS电路的工作原理,对第一级NMOS动态电路：,=0时：第一级动态电路预充，锁存器输出级的上拉和下拉支路都断开，处于保持状态；,=1时：第一级NMOS电路求值；,由于M2导通，故求值结果经反相后输出；,对第二级PMOS动态电路：,=0时，电路处于求值状态；=1时，输出保持不变；,单相时钟 CMOS电路的方式,总的来说，构成TSPC逻辑电路时，把富NMOS块和富PMOS块交替级联，从而使前一级电路求值时，后一级电路保持；而后一级电路求值时，前一级电路处于保持阶段；,工作方式：预充求值和求值保持的结合,
