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1、第六章电路参数及其提取,第一节 信号传输延迟第二节 功 耗,第一节 信号传输延迟数字电路的延迟由四部分组成：门延迟 连线延迟 扇出延迟 大电容延迟,由与输出节点相关的微分方程描述,近似处理,简化的RC充放电近似,tp=0.69 CL(Reqn+Reqp)/2,ln(2),一、CMOS门延迟,延迟和输入信号相关Low high变化两个输入同时变低tpLH 0.69 Rp/2 CL只有一个输入变低tpLH 0.69 Rp CLHigh low 变化两个输入同时变高tpLH 0.69 2Rn CL,B,Rn,NAND 的延迟估计,二、连线延迟,描述引线RC延迟的模型可以分为集总模型（lumped m
2、odel）和分布模型（distributed model）,集总模型,RC延迟,简单适于短引线,r,c单位长度的引线电阻、电容,分布模型（distributed model）,RC延迟,节点i的电压所满足的方程,网络节点分得很密,延迟时间与连线的长度的平方成正比！,长连线加驱动器缓冲器buffer反相器链,门延迟和引线延迟一起考虑,门延迟和引线延迟的总延迟时间为t=0.69RDriverCw+(RwCw)/2=RDriverCw+0.5rwcwL2 Rw=rwL,Cw=cwL,长连线加驱动器缓冲器buffer反相器链,三、电路扇出延迟 逻辑门的输出端所接的输入门的个数称为电路的扇出：Fout。
3、对于电路扇出参数的主要限制是：,扇出端的负载等于每个输入端的栅电容之和：在电路设计中，如果一个反相器的扇出为N，即Fout=N。其驱动能力应提高N倍，才能获得与其驱动一级门相同的延迟时间。否则它的上升及下降时间都会下降N倍。,采用加入缓冲器使大扇入和大扇出相隔离,四、大电容负载驱动电路问题：一个门驱动非常大的负载时，会引起延迟的增大。由于外部电容比芯片内部标准门栅电容可能要大几个数量级。要想在允许的门延迟时间内驱动大电容负载，只有提高 即增大W，将使栅面积LW增大，管子的输入电容（即栅电容）Cg也随之增大，它相对于前一级又是一个大电容负载。问题并没有解决？Mead和Conway论证了用逐级放大
4、反相器构成的驱动电路可有效地解决驱动大电容负载问题。,设计关键：驱动负载CL需要多少级才能使延迟最小？每级反相器的尺寸如何确定？,M,驱动负载时反相器的延迟,Delay=Delay(本征）Delay(负载）,设Wp2Wn2W时上拉和下拉的电流相同，即有相同的上升和延迟时间,等价于RC网络,对于反相器链有：,Cgin，j未知,若反相器间保持固定的比例则设每级间的尺寸比为f，即每级有相同的延迟,对于给定的负载CL和输入电容Cin，可以确定其比例F，从而得到延迟最小条件下的优化尺寸,忽略了反相器自身的负载，本征负载Cint,反相器链举例,Logical Effort 延迟模型,一般分析逻辑门的延迟是
5、基于负载的，若要准确计算需要精确的寄生参数和版图信息。但在逻辑设计和电路设计阶段，无法得到这些信息，因此需要新的模型对延迟进行预算，而不必基于准确的寄生参数。,Logical Effort，LE通过比较不同逻辑结构的延迟，评估CMOS电路的延迟,门延迟:gate delay,d=h+p,effort delay,intrinsic delay,Effort delay:,h=g f,logical effort,effective fanout=Cout/Cin,Logical effort 与电路拓扑结构相关，与器件的尺寸无关Effective fanout(electrical effor
6、t)是负载和器件尺寸的函数,逻辑门中的延迟,门延迟的仔细区分,依赖于负载和逻辑特性,依赖寄生特性,Logical Effort,反相器的logical effort 和 intrinsic delay 是所有静态CMOS 门中最小的，取为1Logical effort 是该逻辑门和反相器在流过相同电流的条件下逻辑门的输入电容与反相器的输入电容的比值，它独立于MOSFET的尺寸逻辑门越复杂，Logical effort 越大,Logical effort 是该逻辑门和反相器在流过相同电流的条件下逻辑门的输入电容与反相器的输入电容的比值,g=1,g=4/3,g=5/3,2,1,Cunit=3,2,
7、2,2,2,Cunit=4,4,4,1,1,Cunit=5,各输入端的LE可能不一样,A,B,C,Logical Effort,对于非标准逻辑门,和非标准但K相同的反相器比,等效反相器为,Logical Effort of Gates,d=h+pg fp,对于扇出为4的标准反相器g=1,f=4 若g0，p0,d=gf+p=4若g 1，p1,d=gf+p=5,对于N级标准反相器构成的环振g=1,f=1若g 0，p0,d1=gf+p=1DNd1N，freq1/2*N若g 1，p1,d1=gf+p=2DNd12*N，freq1/4*N,Stage effort:hi=gifiPath electri
8、cal effort:F=Cout/CinPath logical effort:G=g1g2gNBranching effort:B=b1b2bNPath effort:H=GFBPath delay D=Sdi=Spi+Shi,N级逻辑门相连,Branching effort:,有分支的情况,优化设计,当每一级具有相同effort delay时，为最优设计:,N级的最小延迟为,每一级的等效扇出为:,即 Stage efforts:g1f1=g2f2=gNfN,对于给定的负载CL和给定的第一级的输入电容Cin,可以证明最优的级数N和级间比例为：,称为 best stage effort,计算
9、出总的:F=GBH估算出总级数 计算 stage effort f=F1/N按所需的级数实现逻辑功能逐级确定尺寸:Cin=Cout*g/fReference:Sutherland,Sproull,Harris,“Logical Effort”,Morgan-Kaufmann 1999.,优化设计方法,例：确定下列电路的尺寸，使延迟最小,g=1f=a,g=5/3f=b/a,g=5/3f=c/b,g=1f=5/c,Effective fanout,F=5G=25/9H=FBG=125/9=13.9h=1.93H1/4a=1.93b=ha/g2=2.23c=hb/g3=5g4/f=2.59,hgf,
10、第二节 功 耗 在功耗设计中主要考虑三个因素：一 导体的电迁移现象；二 散热问题；三 供电问题。,为什么需要考虑功耗?芯片的功率密度,为什么需要考虑功耗?电池的体积/重量,Expected battery lifetime increase over the next 5 years:30 to 40%,From Rabaey,1995,为什么需要考虑功耗?待机功耗,Drain leakage will increase as VT decreases to maintain noise margins and meet frequency demands,leading to excessi
11、ve battery draining standby power consumption.,Source:Borkar,De Intel,and phones leaky!,对于利用0.25 微米工艺制备的芯片，电源电压为2.5V，500 MHz 的时钟频率下，平均负载电容为15fF/gate，每门的平均扇出为4。假设每个时钟周期内状态翻转一次。请估算每级门的动态功耗。若芯片上有108个门，则请估算整个芯片的动态功耗。,思考题,一、金属线宽的确定 金属在传递电流时，电流密度有一定的限制。如果电流过大，而超过导体的域值Jth，会使导体内产生电迁移现象，导致电路失效。Al的Jth一般为0.8-1.0 mA/m 例如：Al的最小线宽为3，=2.5m，Al的厚度约为1m，Al的横截面积为7.5m。,取：Jth=1mA/m，则：导线可流过7.5mA的电流。如果电路实际工作电流大于此电流值，就需要增加金属线宽，以防止电迁移现象出现。,二、散热问题：（1）减小各级门的功耗是集成电路设计目标之一。（2）降低功耗会使门的延迟时间增大。（3）目前，采用使散热均匀分布的方法来解决由于局部功耗过大，而造成的局部过热。,三、供电问题：在进行布线时，主要考虑的约束条件是：（1）满足节点最大电压降的要求；IR（2）满足电迁移的要求；（3）满足供电均匀的要求；（4）满足噪声的要求。优化目标是连线面积最小。,
