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1、第九章设计流程和设计工具,9.1设计要求 9.2层次化设计方法 9.3设计流程 9.4版图设计规则 9.5设计系统简介 9.6常用的设计工具,9.1设计要求,一个好的、有效的集成电路设计成果是一种创新性劳动的结晶，它应该满足一下几个方面的要求：(1)功能正确，并在第一次投片流水后就能达到设计要求；(2)电学性能经过优化，特别是在速度和功耗方面达到原订指标；(3)芯片而积尽可能小，以降低制造成本；(4)设计的可靠性，在工艺制造允许的容差范围内仍能正确工作；(5)在制造过程中和完成后能全而和快速地进行测试。,9.1设计要求,由于集成电路具有高度复杂性这一特点，这对设计工作带来一系列问题。第一，设计
2、的时效性。对于一个有上百万个品体管的集成电路来说，我们不能一个一个地去设计每个晶体管，否则会使设计时间难以忍受。设计时问的增长不仅会显著地增加芯片的成本，也会延迟产品的推出而丧失商机对于ASIC电路就更为突出。为此必须找到一种较好的设计方法和工具来处理设计的复杂性。第二，设计的无误性。设计的正确无误对于集成电路特别突出，因为一个版图上的微小错误会使整个芯片无法工作。即使对于只有5000门的电路，其版图就会包含100 000个线条和图形，对规模大的电路，其线条和图形的数量会更大。而错误有可能潜伏在设计的各个阶段中且难以发现，设计者不要轻易地说设计巳100的正确无误，而要小心反复地验证每一细节。,
3、9.1设计要求,第三，设计的可测性。集成电路是整体集成的，我们不可能像测面包板(bread-board)上每个元件那样测试集成电路巾的菜一部分，即使可能，也要因增加测试块而设计特殊的芯片，这会增加成本，因而在设计时要考虑如何进行测试。第四，与制造商之间的接口。在设计者和制造商之间要有一明确定义的数据交换格式以交换设计信息。此外，对于半定制(门阵列)和定制(标准单元)电路的设计，制造商必须提供设计者一个完整的门阵列或标准单元库；对十全定制设计，制造商需提供设计规则和晶体管的电学参数。,9.2层次化设计方法,采用有条理性的、层次化的设计方法有助于解决设计工作中的上述问题。层次化是把整个设计分解为若
4、干层次，在完成前一层次设计任务后再进行下一层次的工作。对于复杂的数字集成电路来讲，我们可以设定以下几个层次：(1)整体规范设计(specification design)，包括确定功能和件能的要求、允许的芯片面积和制造成本等；(2)功能级设计(functional level design)，包括算法的确定和功能框图的设计；(3)寄存器级设计(register level design)，把功能块划分(partitioning)为寄存器级模块，对于较小规模的电路，功能级设计可直接从寄存器级模块开始，因而上两步可合并；(4)逻辑设计(logic design)，利用各种门和单元进行逻辑设计；(5
5、)电路设计(circuit design)，对每一单元进行电路设计；(6)版图设计(layout design)，将电路图转换成硅片上的几何图形。,9.2层次化设计方法,图9-1表示了层次化设计方法以及以比较器为例的设计过程。,9.2层次化设计方法,由于集成电路不是终端产品，它只是电子设备中的一个部件。通常总是有若干块集成电路安装在一个印刷电路板上形成一个子系统或系统，因此在进行层次化设计第一步时，设计者必须清楚该芯片在于系统或系统中的应用要求，以及与其他芯片之间的关系，同时也应了解该于系统或系统的最终应用功能。此外，层次化设计的低端涉及到晶体管的设计以及制造工艺，这两者又与半导体的基本物理过
6、程有义。虽然一个人不可能深入地了解从半导体基础理论到电子系统丁作的各个方面，但作为一个奸的、专业的集成电路设计者应该对于支持本设计的制造工艺和晶体管特性有较深入的了解。,全定制设计流程,1整体规范设计它是对整个设计的一个详细描述，应给出输入与输出之间的关系、各控制端口的功能、时钟的要求(如采用同步还是非同步)以及电源电压的数值(如5V或33V)等，在此基础上给出芯片面积和制造成本的估算或允许的上限。,全定制设计流程,2功能级设计 它是将上一层设计加以具体化，通常是用HDL硬件描述诺言(hardware description language)写出描述文件，包括流程图(flow chart)或
7、算法(algorithm)；同时设计出1个包 含各种功能块(functional block)如存储器、控制单元、运算单元、数据通道和逻辑单元的 功能框图(block diagram)，各功能块之间的信号流必须精细地加以定义。通常在这一步要采用高层次模拟软件进行功能级模拟以确定义工作是否正确，若不能正确工作可以及早修改功能描述文件。高层次模拟也可以用来对不同的实现方案进行比较。对于复杂的芯片需要将功能框图中的功能块划分成更小的功能单元，同时加入更为详细的操作要求。对于简单的芯片通常可以省去功能级设计这步而直接采用寄存器级硬件描述文件。,全定制设计流程,3寄存器级设计 这一步是将功能框图转换为寄
8、存器级的硬件图，即转换为我们所熟悉的加法器、译码器、多工器、计数器、寄存器等模块。某些功能块如组合逻轻和控制功能可以用布尔代数或卡诺图进行转换。对于顺序逻辑可以用状态机方法进行转换。,全定制设计流程,4逻辑设计 在逻辑设计中，寄存器级的模块可以用第5章所述的基本逻辑门和双稳态电路来构成，但应尽可能选择那种晶体管数目最少的基本逻辑门和双稳态电路，或者采用规则的、可以重复的单元。对于NMOS和CMOS的逻辑设计，可以采用一些现成的、有效的电路如全加器、与或非门等，而不必全用基本门来构成。逻辑设计要经过逻轻模拟加以验证，以确定该设计是否达到预期的功能和性能。对于全定制电路来讲一开始并不知道各单元的时
9、间延迟值，因而在逻辑模拟时只能给出估汁值。一旦逻轻功能被验证正确后，就进入下一步的电路设汁，在电路设计后可以得到较为精确的时间延迟值，这时再把精确值代回到逻辑模拟器再次进行逻辑模拟。从图92命可以看到逻辑设计方框与电路设汁方框之间存在一反馈通路，这表明了两者之间的相互关系。,全定制设计流程,5电路设计 由于向种逻辑可以出不同电路形式来实现，因而电路设计的第步是选择合适的电路形式，如选深双极型还是MOS型，若是MOS型，要进一步确定是NMOS型还是CMOS型等。第二步就是确定电路中各元器件的参数。对于数字电路的设计来讲，最关心的是延迟特性和功率耗散，这与负载有关。如前所述，在MOS电路中，负载是
10、纯电容，电路的开关速度将取决于电容上的亢放电速度。增加MOS晶体管的宽度会降低它的阻抗和加快速度，但同时也增加了它的输入电容，因而减慢了上一级门的速度，因此需要加以合适的选择，使整个电路的速度最佳。增加MOS晶体管宽度可取得较大的电流，但也增加丁功耗值，出此也要作适当的折衷。在电路设计过程中要进行充分的电路级模拟，以决定电路的直流工作点，得到电流和电压的波形图，同时评估信早的延迟，以及上升和下降时间等。,全定制设计流程,6布图规划（floor plan)个全定制电路可能包括很多个功能块，如何把各个功能块合理地安置在芯片的相应位置上，这就是布图规划的任务。布图规划的目标是：充分利用；随片的面积以
11、减少空余空间；尽量减少功能块之间连线的长度，使信号线能直接连接两相邻的功能块。现以图9-3(a)的设计为例，它包括5大功能块，将其对应到芯片的布图规划时如图9-3(b)所示。,全定制设计流程,在布图规划前，要先分析芯片小数据流的流动。现将数据通道设计成水平，控制信号设计为垂直，所有的连接线直接连接到各功能块的边界，整个芯片的外形设计成矩形。这种布图规划的好处有：硅片面积被充分利用；连线的设计简单；由于连线电阻和电容的下降而加快了芯片的速度。当然布团规划会随着设计工作的深入即各功能块的划分，各模块形状和尺寸的进步调被面逐渐更为精确。,全定制设计流程,7版图设计 版图设计包括单元设计、连线设计、电
12、源线与地线的设计以及输入输出保护电路和压焊块的设计。单元设计时首先要确定单元与外部连接线端口的位置，有时还可能要求有附加的连线穿过单元。再就是确定单元内晶体管的尺寸如沟道长度和宽度。接着按照单元内部各个管于间的连接要求和版图设计规则的要求画出对府的版图。图9-4(a)和(b)就是一个NAND门的外部连接图和设计后的版图。,全定制设计流程,8版图验证 版图设计完成后要经过DRC(design rule check)以保证各层版图都符合设计规则的要求。有的设计还要进一步作版图与电路图一致性检查LVS(layout versus schematic)。它是通过版图参数提取工具LPE(layout p
13、arameters extraction)来得到一个电路图，将它与原要求的电路图相比较，以保证所得版图与原要求的电路图是完全一致的。设计的最后一次正确性检查是在版图设计完成后再进行一次后模拟(Post-simulation)，由此需将版图中寄生参数如这线的电容电阻等设法提取出来，再加入到模拟文件中以得到更为精确的延迟特性。如果不符合要求，就要改变单元的位置，修改相应连线的长度，如有必要，甚至要回到早期的逻辑层次来调整设计。最后版图设计要转换成EDIF格式(electronic design interchange format)，用来直接生成工艺制造时所用的掩模版。,全定制设计流程,全定制设计
14、流程,9测试向量生成 设汁者在设计过程中应设法产生一有效的测试向量(test vector)。这里的向量不是指有方向的量而是指由一系列1和0组成的序列码。将测试向量通过探针加到芯片的输入乐焊块，然后从输出压焊块处得到其结果，将此结果与预期的结果相比较，以检查芯片的功能是否正确。如果该测试向量可以检查出芯片中所有的内在故障(fault)，则称该测试向量的故障覆盖率(fault coverage)为100。在一些CAD设计系统中可以自动生成测试向量，当然我们希望能自动生成出故障覆盖率为100的测试向量。目前对组合逻辑电路，这一要求已有可能满足，但对于时序电路则远不能达到。,定制和半定制电路的设计流
15、程,定制和半定制电路的设计流程示于图9-5。比较田95和图92可以看出，对于定制和半定制电路设计而言，其设计前端与全定制设计的基本相同，但设计的后端有明显的差异，在定制和半定制电路设计中不再需要电路设计和单元的版图设计这两步。设计所需要的单元库由制造商所提供，设计者是在单元库中选择适当的单元来构成所需的逻辑。这实际上是一种自底向上的过程，因为它是由若干个小的单元(或较小的模块)组成较大模块的过程，这称为综合过程。有些CAD软件公司也提供通用的单元库(作为一选项，配置在公司出售的CAD软件中)，设计者也可利用这种单元库来设计芯片，并由被授权的制造厂商加工。,定制和半定制电路的设计流程,单元库提供
16、给设计者的信息包括有：单元的尺寸和形状；单元功能和参数的详细描述；单元的电学参数，包括驱动能力、输入负载、延迟特性和功耗等；电学参数随温度的变化和随电源电压的变化。定制和半定制电路的版图设计工作包括布局和布线两大步骤，通常由CAD设计系统自动地完成。最后，版图数据也要转换成掩模版生成文件，再去生成各层掩模版。,9.4版图设计规则,版图设计规则简称设计规则，它是对设计者在进行版图设计时所设定的几何尺寸限制，使工艺加工后的硅片上能保持该设计的拓扑和几何关系。设计规则代表了一种容差要求，它可保记：工艺加工过程发生可能的、也是允许的偏差时电路仍能正常工作。一般讲，设计规则越保守，电路生产时的成品率越高
17、，但这会增加芯片的面积；设计规则的宽严与否也与制造商的工艺水平有关。设计规则主要解决两个问题：同一层几何图形之间的关系；不同层之间的相互关系。由于设计规则非常繁复，在此我们只能以P阱CMOS工艺为例简要说明如下。图9-6为多晶硅与多晶硅之间以及多晶硅与扩散区之间的设计规则。图9-7为金属的宽度和间距以及金属对接触孔覆盖的设计规则。,9.5设计系统简介,随着集成技术的不断发展和集成度的提高，集成电路芯片的设计工作越来越复杂而急需在设计方法和设计工具方面有大的变革。回顾30多年来集成电路设计自动化的发展进程，大致可分为3个阶段：20世纪70年代的第一代设计自动化系统，称为计算机辅助设计CAD(co
18、mputer-aided design)系统。它以交互式图形编辑和设计规则检查为特点，硬件采用16位小型机。第一代CAD系统的引入使设计入员摆脱了繁复、易出错误的手工画图、机械刻红膜的做法，大大提高了效率，因而得到了迅速的推广。但是那时的逻辑图输入(schematic entry)、逻辑模拟、电路模拟等工作与该系统的版图设计与版图验证是分别进行的，人们需要对两者的结果进行多次的比较和修改才能得到正确的设计，有时甚至在投片后才发现原设计存在错误、不得不返工修改，因而付出了昂贵的代价。,9.5设计系统简介,20世纪的年代出现了第二代设计白动化系统，常称为计算机辅助工程CAE（computer-ai
19、ded-engineering）系统。它以32位工作站为硬件平台，集逻辑图输入、逻辑模拟、测试向量生成、电路模拟、版图设计、版图验证等工具于一体，构成了一个较完整的设计系统。设计人员以输入逻辑固的方式升始设计芯片，并在工作站上完成全部设计工作。它不仅有设计全定制电路的交互式版图编辑器，还包括有门阵列、标准单元的自动设计工具和经过验证的单元库，系统可自动地完成布局、布线等功能，因而大大减轻了版图设计的工作量。,9.5设计系统简介,在CAE系统中，更引入了版图参数提取工具LPE和版图与电路之间一致性检查工具LVS，从而可发现设计是否有错。同时还可将LPE所得到的版图寄生参数引入电路图，做一次更为精
20、确的电路模拟，以进一步检查电路的时序关系和速度是否仍符合设计要求：。尽管这些功能的引入保证了投片流水的一次成功率，但是一致性检查和后模拟仍是在设计的最后阶段才进行的，因而如果一旦发现错误还需要修改版图或修改电路，仍需付出相当的代价(当然可以避免投片流水所带来的经济损失)。,9.5设计系统简介,进人20世纪90年代，芯片的复杂度越来超高，单是依靠原理图输入方式已不堪承受，采用硬件描述语言HDI的设计方法就应运而生，并出现了第三代设计自动化系统。其特点是高层次设计的自动化HLDA(highlevel design automation)。第三代设计自动化系统常称为EDA(electronic-sy
21、stem-design automation)系统。它引入了硬件描述语言，此外还引入了行为综合和逻辑综合工具。采用较高的抽象层次开始设计，并按层次化方法进行管理，可大大提高处理复杂设计的能力；综合优化工具的采用使芯片的而积、速度、功耗等都能获得优化，设计所需的时间也大幅度缩短。因而第三代EDA系统迅速得到推广应用。,9.6常用的设计工具,1硬件描述语言HDL 进人20世纪90年代，芯片的复杂度越来超大，数万门以至数十万门电路的设计需求越来越多，单是依靠原理图输入方式来获得设计已难于满足要求，因此采用硬件描述语言HDL的设计方法就应运而生。广义而言硬件描述语言是指用于描述电子实体一硬件的一种高级
22、计算机语有。但我们现在所说的硬件描述语言是持指芯片高层次设计阶段中所采用的高级描述语言，目前世界上广泛流行的硬件描述语言有两种，一是VHDL语言，另一种是Verilog HDL语言。对于硬件的描述可以有两种形式：一是行为描述它描述设计的输人与输出数据之间的关系及其时序关系；另一是结构描述，它是描述设计中的各个功能块、模块、单元、门以及它们之间的连接关系。,9.6常用的设计工具,2行为级综合（behavioral systhesis)它是将没计的行为级描述转换成相应的结构描述。其任务是在满足目标和约束条件 下，找到一个代价最小的硬件结构。即在给定的设计技术规范、流程团或算法的要求下，根据一组性能
23、、而积和或功耗的约束，确定需要采用哪些硬件资源(如执行单元、存储器、控制器、数据总线等)，通常称这一步骤为分配(a11ocation)；同时确定在这一结构中各种 操作的先后次序，通常称之为调度(scheduling)。,9.6常用的设计工具,4逻辑图输入(schematic entry)逻辑因输入是通过原理图编辑器完成的。原理团编辑器是一种基于菜单式的图形编辑器，它可以画出逻辑因中的各个元件并加以连接，且可把一组元件归并在一起形成一个模块，并将其定义为一个图标(i con)。icon是一个图并有相应的名称，它代表了这一模块中的所有元件。对于I/O端口则常表示成一短截线并标以相应的信号名称。这样
24、icon就可以用于其他模块中，并层次式地遍及整个设汁。,9.6常用的设计工具,5逻辑模拟(logic simuIation)逻辑模拟是通过逻辑模拟软件进行的。逻辑模拟可分为逻辑功能验证和逻辑延迟性能的模拟两个方面。前者只要求验证系统的输入与输出之间逻辑函数的正确性，也就是只是验证真值表。后者要求较精确地模拟各种信号之间的时序关系，包括分析波形是否有尖蜂等情况。一般的逻辑模拟软件中提供内建的元件逻辑模型，同时也支持用户白定义的逻辑模型，并将其存放于逻辑单元库中。,9.6常用的设计工具,逻辑模型是对逻辑元件的逻辑行为的某种量化表示。逻辑模拟中的信号值，不是实际电路中的电乐或电流值，而是根据定的阂值
25、规定而转换成的逻辑信息值，目前比较流行的为二值和四值逻辑。三值逻辑定义了三个逻辑值；0、1和(未知状态，既不能肯定是0，也不能肯定是1)。四值逻辑是二值逻辑的扩充，在0、1、之外，又引入了一个高阻值Z。Z表示信号与其源端断开后的状态，如一个单向开关的输出端，在开关导通时有一个从输人端传过来的确定的逻辑值，但在开关断开后，该输出端既可能保持原信号，但又无能力长久维持原信号值不变，这一特殊情况可用高阻值Z表示。,9.6常用的设计工具,逻辑模拟巾的信号延迟模型有零延迟、单位延迟、特性延迟等几种。零延迟模型是在逻辑模拟时不考虑信号的延迟，或指定所有元件的延迟时间都为零；这虽然不符合实际情况，但可用以验
26、证组合逻辑电路逻辑功能的正确件。单位延迟模型认为所有元件具有相同延迟，或指定所有元件的延迟时间为一个模拟时间单位；它既可用于验证逻辑功能的正确性，又可用于异步时序电路的逻辑验证，虽然这也与实际情况不相符合。特性延迟模型是从每一种器件的实际信号特性小提取出组参数作为特定的延迟模型。该模型中，信号的延迟时间d由三部分组成：,9.6常用的设计工具,d=di+dt+de具中，di为器件的本征延迟，它代表元件在标准丁作条件下，信号通过器件时的固有延迟，它与器件的实际输入、输出状况无关。通常di由本征上升延迟与本征下降延迟一对参数表示。dt为瞬变延迟，这是出器件的实际负载状况引入的附加延迟de。为边沿速率
27、延迟，这是根据输入信号变化沿的上升下降变化的缓急程度而引入的附加延迟。它与输入端电卉、输入连续甚至前级的驱功情况有关。除了器件的延迟外，还有连线延迟。连线延迟是指从驱动级的输出经过连线到负载级输入端的信号延迟。随着集成电路规模的增大，器件特征尺寸的诚小，器件本身的延迟越来越小，而连线延迟的影响越来越大，甚至会超过器件的延迟。,9.6常用的设计工具,在逻辑电路中会遇到多个逻辑元件的输出信号线直接相连的情况，通常称为线与逻辑关系。为了定量地确定线与逻辑关系，特别是当各路信号值发生冲突时，为了确定线与逻辑点的信号，引入了逻辑信号强度的概念。信号强度是该信号驱动能力的量度。强度分为若干级，强度级越高表
28、示驱动能力越大，当线与逻辑点上各路信号发生矛盾时，高强度级的信号在竞争中占优势因此，一个逻辑信号要用逻辑值相强度这一对常数加以表示。简单的三值三强度规则是在子值逻轻信号的基础上，引入了3个逻辑强度。这3个强度分为驱动级、电阻级和高阻级。由二值与三强度共可组合成9种逻辑状态。,9.6常用的设计工具,6电路模拟(circuit simulation)电路模拟是通过电路模拟软件，在给定的电路结构相元器件参数的条件下中餐晶体管的性能指标。随着计算机技术和计算方法的发展，已有可能将要分析的电路问题列出数学形式的电路方程。然后对电路方程进行求解。电路模拟时不需要任何实际的元器件及各种调试工具。而且可以改变
29、各种条件进行分析模拟，甚至可以进行各种破坏性的模拟。由于计算机运算速度快和精确度高，因而在模拟时可以采用较为复杂的、更加精确的器件模型(如考虑二级效应利寄生效应等的模型)。,9.6常用的设计工具,7版图生成（layout generation）版图生成是通过版图编辑器完成的图的作图、版图编辑器允许设计人员在图形终端上进行版修改以及图形数据管理。版图编辑器借助移动鼠标进行矩形、多边形、等宽线、团等几何图形的作图。它可以进行图形的拉伸、切割、放大与拓展，删除与复制，平移和取向变换；还可以改变图形的所衣层，实现图形换层；以及进行图形的逻辑运算。图形的逻辑运算是对两个不同层上的图形进行运算；自AND、
30、OR、NOT、XOR等运算，运算结果的图形可以指定产生在任意一层上。,9.6常用的设计工具,8版图综合(layout synthesis)一旦得到逻辑图后，在门阵列和标难单元设计中就通过版图综合工具白动产生版图。版图综合过程分成布图和布线两个阶段。布图的任务是把所需要的模块或单元尽可能地放置在一起以获得最小的芯片面积，并使关键路径上的延迟最小。布线的任务是根据连接父系的要求把各个模块或单元用连线连接起来,9.6常用的设计工具,9版图验证(layout verification)如前所述，版图验证包括设计规则检查DRC：、电学规则检查ERC、版图参数提取LPE和版图与电路图一致性检查LVS。设计
31、规则检查软件可以进行宽度检查、距离检查、包含检查和透入检查等。在各项检查命令中可设置错误条件，同时可在指定层加上一个错误标志图形。电学规则检查软件可发现所设汁的版图中是否存在造反一般电学规则的错误，如开路、短路、接触孔浮空(未形成有效接触)以及特定层上图形错连或未连特定节点，如N阱CMOS电路版图小的衬底未接地或N阱未接电源等。,9.6常用的设计工具,版图参数提取软件是从实际的物理版图巾根据对器件与节点的识别提取出一个电路图。不仅如此，它还能提取出一些关键的电学参数如MOS管的几何尺寸、栅电容和一些寄生参数信息如扩散区相连线的电容和电阻，相应层之间的电容值等。版图与电路图一致性检查软件是将LP
32、F软件提取的电路图与原设计的电路图进行对比检查。这种对比捡查是对两者的网表进行对比，期望两个网表结构完全一致。如果两者不一致、其错误大致分为两类：一类是失配器件，它是指有的器件在版图中有、但在原电路设计中没有；或者相反，即在原电路设计中有而在版图中没有。另一类为不一致点，它还可分成节点不一致和器件不一致。节点个一致是指版图与原电路中各有一节点，这购个首点所连器件情况很相似但又不完全相同。器件不一致是指版图与原电路中各有器件，这两个器件相向，所连接节点情况很相似，但义不完全相同。经DRC、ERCLVS、检查而发现的错误都要一一加以仔细分疥研究，并根据错误信息对版图进行修改，方到无一错误存在为止。,
