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1、1,3.2.3 8086微处理器的总线时序 1.总线时序 指令周期 每条指令的执行由取指令、译码和执行等操作组成，执行一条指令所需要的时间称为指令周期(Instruction Cycle)，不同指令的指令周期是不等长的，一个指令周期由一个或若干个总线周期组成。,2,总线周期 8086CPU与外部交换信息总是通过总线进行的。CPU的每一个这种信息输入、输出过程所需要的时间称为总线周期(BusCycle)，一般一个总线周期由四个时钟周期组成。时钟周期 时钟脉冲的重复周期称为时钟周期(Clock Cycle)。时钟周期是CPU的时间基准，由计算机的主频决定。如8086的主频为5MHz，1个时钟周期就
2、是200ns。,3,2.几种基本时序,4,总线读操作时序 当8086 CPU 进行存储器或I/O端口读操作时，总线进入读周期。基本的读周期由4个时钟周期组成:T1、T2、T3和T4。CPU在T3到T4之间从总线上接收数据。当所选中的存储器和外设的存取速度较慢时，则在T3和T4之间将插入1个或几个等待周期TW。图3.3是8086最小方式下的总线读操作时序图。下面对图中表示的读操作时序进行说明。,5,AD15AD0,A19/S6A16/S3,ALE,M/IO,CLK,高为读内存 低为读IO,地址,状态输出,地址输出,数据输入,T1,T2,T3,T4,TW,图3.3 8086读周期的时序,6,总线写
3、操作时序 总线写操作就是指CPU向存储器或IO端口写入数据。图3.4是8086在最小模式下的总线写操作时序图。总线写操作时序与总线读操作时序基本相同，但也存在以下不同之处：,7,AD15AD0,A19/S6A16/S3,ALE,M/IO,CLK,BHE/S7,高为读内存 低为读IO,地址,状态输出,T1,T2,T3,T4,TW,图3.4 8086写周期的时序,8,(a)对存储器或IO端口操作的选通信号不同。总线读操作中，选通信号是RD，而总线写操作中是WR。(b)在T4状态中，AD15AD0上地址信号消失后，AD15AD0的状态不同。总线读操作中，此时AD15 AD0进入高阻状态，并在随后的状
4、态中保持为输入方向；而在总线写操作中，此时CPU立即通过AD15AD0输出数据，并一直保持到T4状态中。,9,中断响应操作时序 当8086CPU的INTR引脚上有一有效电平(高电平)，且标志寄存器IF=1，则8086CPU在执行完当前的指令后响应中断，在响应中断时CPU执行两个中断响应周期。图3.5是8086在最小模式下的中断响应操作时序图。,10,图3.5 中断响应周期的时序,AD7AD0,ALE,INTA,CLK,T1,T2,T3,T4,TI,T1,T2,T3,T4,TI,TI,空闲状态TI在8086系统中一般为三个，而在8088系统中则没有。,11,CPU的中断响应周期包括两个总线周期，
5、在每个总线周期中都从INTA端输出一个负脉冲，其宽度是从T2状态开始持续到T4状态的开始。第一个总线周期的INTA负脉冲，用来通知中断源，CPU准备响应中断，中断源应准备好中断类型码，在第二个总线周期的INTA负脉冲期间，外设接口(一般经中断控制器)应立即把中断源的中断类型码送到数据线的低8位AD7AD0上。,12,第3章：3.2 8088的总线时序（续2）,指令周期是指一条指令经取指、译码、读写操作数到执行完成的过程。若干总线周期组成一个指令周期总线周期是指CPU通过总线操作与外部（存储器或I/O端口）进行一次数据交换的过程8088的基本总线周期需要4个时钟周期4个时钟周期编号为T1、T2、
6、T3和T4总线周期中的时钟周期也被称作“T状态”时钟周期的时间长度就是时钟频率的倒数当需要延长总线周期时插入等待状态TwCPU进行内部操作，没有对外操作时，其引脚就处于空闲状态Ti,演示,13,第3章：3.2 8088的总线时序（续3）,任何指令的取指阶段都需要存储器读总线周期，读取的内容是指令代码任何一条以存储单元为源操作数的指令都将引起存储器读总线周期，任何一条以存储单元为目的操作数的指令都将引起存储器写总线周期只有执行IN指令才出现I/O读总线周期，执行OUT指令才出现I/O写总线周期CPU响应可屏蔽中断时生成中断响应总线周期,14,第3章：存储器写总线周期,T1状态输出20位存储器地址
7、A19 A0IO/M*输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址T2状态输出控制信号WR*和数据D7 D0T3和Tw状态检测数据传送是否能够完成T4状态完成数据传送,15,第3章：I/O写总线周期,T1状态输出16位I/O地址A15 A0IO/M*输出高电平，表示I/O操作；ALE输出正脉冲，表示复用总线输出地址T2状态输出控制信号WR*和数据D7 D0T3和Tw状态检测数据传送是否能够完成T4状态完成数据传送,16,第3章：存储器读总线周期,T1状态输出20位存储器地址A19 A0IO/M*输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址T2状态输出
8、控制信号RD*T3和Tw状态检测数据传送是否能够完成T4状态前沿读取数据，完成数据传送,17,第3章：I/O读总线周期,T1状态输出16位I/O地址A15 A0IO/M*输出高电平，表示I/O操作；ALE输出正脉冲，表示复用总线输出地址T2状态输出控制信号RD*T3和Tw状态检测数据传送是否能够完成T4状态前沿读取数据，完成数据传送,18,3.2.4 8086/8088引脚及其功能,图3.7 8086/8088CPU引脚,19,8086/8088芯片的引脚应包括20根地址线，16根(8086)或8根(8088)数据线以及控制线、状态线、电源线和地线等，若每个引脚只传送一种信息，那么芯片的引脚将
9、会太多，不利于芯片的封装，因此，8086/8088CPU的部分引脚定义了双重功能。管脚双重功能：如第33引脚MN/MX上电平的高低代表两种不同的信号；第31到24引脚在CPU处于两种不同的工作方式（最大工作方式和最小工作方式）时具有不同的名称和定义；引脚9到16（8088CPU）及引脚2到16和39（8086CPU）采用了分时复用技术，即在不同的时刻分别传送地址或数据信息等。,20,一8086CPU 引脚 8086CPU引脚按功能可分为三大类：电源线和地线，地址/数据引脚以及控制引脚。1电源线和地线 电源线VCC（第40引脚）：输入，接入10%单一+5V电源。地线GND（引脚1和20）：输入，
10、两条地线均应接地。,21,2.地址/数据(状态)引脚 地址/数据分时复用引脚AD15AD0（Address Data）：引脚39及引脚216，传送地址时单向输出，传送数据时双向输入或输出。地址状态分时复用引脚A19/S6A16/S3（Address/Status）：引脚3538，输出、三态总线。采用分时输出，即在T1状态作地址线用，T2T4状态输出状态。当访问存储器时，T1状态输出A19A16，与AD15AD0一起构成访问存储器的20位物理地址；CPU访问I/O端口时，不使用这4个引脚，A19A16保持为0。状态信息中的S6为0用来表示8086CPU 当前与总线相连，所以在T2T4状态，S6总
11、为0，以表示CPU当前连在总线上；S5表示中断允许标志位IF的当前设置，IF=1时，S5为1，否则为0；S4S3用来指示当前正在使用哪个段寄存器，如表3.3所示。,22,表3.3 S4与S3组合代表的正在使用的寄存器,23,3.控制引脚按其完成功能划分负责中断：(1)NMI(Non-Maskable Interrupt)：引脚17，非屏蔽中断请求信号，输入，上升沿触发。(2)INTR(Interrupt Request)：引脚18，可屏蔽中断请求信号，输入，高电平有效。若IF=1，则当前指令执行完后立即响应中断；若IF=0，则中断被屏蔽，外设发出的中断请求将不被响应。程序员可通过指令STI或C
12、LI将IF标志位置1或清零。（3）INTA：中断响应信号，通知外设，CPU已经响应该中断。,24,负责协调：(4)CLK(Clock)：引脚19，系统时钟，输入。它通常与8284A时钟发生器的时钟输出端相连。(5)RESET：引脚21，复位信号，输入，高电平有效。8086/8088要求复位脉冲宽度不得小于4个时钟周期。复位后，内部寄存器的状态如表3.4所示。(6)READY：引脚22，数据“准备好”信号线，输入。CPU在每个总线周期的T3状态对READY引脚采样，若为高电平，说明数据已准备好；(7)TEST：引脚23，等待测试信号，输入。当CPU执行WAIT指令时，每隔5个时钟周期对该引脚进行
13、一次测试。若为高电平，CPU就仍处于空转状态进行等待，直到该引脚变为低电平，CPU结束等待状态，执行下一条指令，以使CPU与外部硬件同步。,25,表3.4 复位后内部寄存器的状态,26,负责读写：,(Read)：引脚32，读控制信号，输出。当RD=0时，表示将要执行一个对存储器或I/O端口的读操作。到底是从存储单元还是从I/O端口读取数据，取决于(8086)或 M/IO(8088)信号。（Write）：控制写，输出。当WR0该引脚为低，CPU发出写信号。M/IO：存储器IO控制选择信号。注意：8086与8088区别,27,负责地址：,28,29,负责数据：DEN*，DT/R*DEN*（Data
14、 Enable）数据允许，输出、三态、低电平有效有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动 DT/R*（Data Transmit/Receive）数据发送/接收，输出、三态该信号表明当前总线上数据的流向高电平时数据自CPU输出（发送）低电平时数据输入CPU（接收）,30,负责总线：HOLD，HLDA,HOLD总线保持（即总线请求），输入、高电平有效HLDA（HOLD Acknowledge）总线保持响应（总线响应），输出、高电平有效有效表示CPU已响应总线请求并已将总线释放此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以
15、顺利接管总线待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权,31,32,8086 CPU,MX,/,MN,V,CC,(5 V),ALE,CLK,READY,RESET,A,19,/S,6,A,16,/S,3,AD,15,AD,0,8284A,时钟发生器,V,CC,等待状态,产生器,地址锁存器,8282,(3片),数据收发器,8286,(2片),STB,OE,地址总线AB,数据总线DB,INTR,HOLD,HLDA,控制总线CB,RDY,图3.8 8086最小方式系统结构,33,Intel 8286,OE*0，导通 T1 AB T0 ABOE*1，不导通,
16、每一位都是一个双向三态门，8位具有共同的控制端,8位双向缓冲器控制端连接在一起，低电平有效可以双向导通输出与输入同相,34,Intel 8282,具有三态输出的TTL电平锁存器STB 电平锁存引脚OE*输出允许引脚,每一位都是一个三态锁存器，8个三态锁存器的控制端连在一起,35,8088最小组态的总线形成,36,37,8086 CPU,5 V,CLK,READY,RESET,A,19,/S,6,A,16,/S,3,AD,15,AD,0,8284A,时钟发生器,V,CC,等待状态,产生器,地址锁存器,8282,(3片),数据收发器,8286,(2片),OE,地址总线AB,数据总线DB,控制总线C
17、B,8288,总线,控制器,CLK,CEN,STB,1,T,DEN,ALE,图3.9 8086最大方式系统结构,38,48088与8086引脚的区别 8088与8086绝大多数引脚的名称和功能是完全相同的，仅有以下三点不同：(1)AD15AD0的定义不同。在8086中都定义为地址/数据分时复用引脚；而在8088中，由于只需要8条数据线，因此，对应于8086的AD15AD8这8根引脚在8088中定义为A15A8，它们在8088中只做地址线用。(2)引脚34的定义不同。在最大方式下，8088的第34引脚保持高电平，而8086在最大方式下34引脚的定义与最小方式下相同。(3)引脚28的有效电平高低定义不同。8088和8086的第28引脚的功能是相同的，但有效电平的高低定义不同。8088的第28引脚为IO/M，当该引脚为低电平时，表明8088正在进行存储器操作；当该引脚为高电平时，表明8088正在进行I/O操作。8086的第28引脚为M/IO，电平与8088正好相反。,第3章：周期介绍,第3章：等待状态Tw的插入,第3章：微机总线层次结构芯片总线,第3章：微机总线层次结构内总线,第3章：微机总线层次结构外总线,第3章：PC机上的总线,PCI总线,ISA总线,USB总线,
