《数字电子技术基础简明教程课件第3章组合逻辑电路.ppt》由会员分享，可在线阅读，更多相关《数字电子技术基础简明教程课件第3章组合逻辑电路.ppt（141页珍藏版）》请在三一办公上搜索。
1、（3-1）,肖合九 教授,数字电子技术基础简明教程,（3-2）,第3章 组合逻辑电路,（3-3）,第3章 组合逻辑电路,概述3.1 组合电路的基本分析方法和设计方法3.2 加法器和数值比较器3.3 编码器和译码器3.4 数据选择器和分配器3.5 用中规模集成电路实现组合逻辑函数3.6 只读存储器3.7 组合电路中的竞争冒险,（3-4）,一、组合逻辑电路的特点逻辑功能的特点：任意时刻的稳定输出仅仅取决于当时的输入信号，而与电路原来的状态无关。组合逻辑电路的一般结构如图所示。,组合逻辑电路的概述,电路结构的特点：1、由门电路组合而成，不包含任何记忆元件；2、信号是单向传输的，不存在输出到输入的反馈
2、回路。,数字逻辑电路分为组合逻辑电路和时序逻辑电路,（3-5）,二、组合电路逻辑功能的表示方法 用来表示逻辑函数的几种方法逻辑图、真值表、卡诺图、逻辑表达式及时间图等，都可以用来表示组合电路的逻辑功能。,三、组合逻辑电路的分类 1、按照逻辑功能特点不同划分：加法器、比较器、编码器、译码器、数据选择器和分配器、只读存储器等。2、按照使用基本开关元件不同划分：CMOS、TTL等。3、按照集成度不同划分：SSI（Small Scale IC，小规模集成电路）、MSI（Medium Scale IC，中规模集成电路）、LSI（Large Scale IC，大规模集成电路）、VLSI（Very Larg
3、e Scale IC，超大规模集成电路）等。,（3-6）,3.1 组合电路的基本分析方法和设计方法,一、分析方法 根据给定的逻辑图写出输出函数的逻辑表达式。化简逻辑表达式，求出输出函数的最简与或表达式。列出输出函数的真值表。描述电路的逻辑功能。,所谓组合逻辑电路的分析，就是根据给定的逻辑电路图，求出电路的逻辑功能。,3.1.1 组合电路的基本分析方法,给定组合逻辑电路,写输出逻辑表达式,化简,分析其功能,列出真值表,分析其功能,（3-7）,二、分析举例,解：、根据逻辑图写输出逻辑表达式并化简,例1：组合逻辑电路如图，试分析其逻辑功能。,、根据逻辑表达式列真值表,、由真值表分析逻辑功能,当AB相
4、同时，输出为0,当AB相异时，输出为1,异或功能。,（3-8）,解：、根据逻辑图写输出逻辑表达式,例2：组合逻辑电路如图，试分析其逻辑功能。,、化简逻辑表达式,电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为与非运算的关系。,、电路的逻辑功能,（3-9）,例3：试分析下图所示电路的逻辑功能，图中输入信号A、B、C、D是一组4位二进制代码。,解：写输出函数Y的逻辑表达式,进行化简,（3-10）,解：列真值表 如右表所示。,功能说明 由右表所示真值表可以明显看出，如所示逻辑图是一检奇电路，即当输入4位二进制代码A、B、C、D的取值中，1的个数为奇数时输出Y为1，反之，为偶数时
5、输出Y为0。,（3-11）,例4：试分析图示电路的逻辑功能。,解：第一步：由逻辑图可以写输出F的逻辑表达式为：,（3-12）,第二步：原式可变换为,第四步：确定电路的逻辑功能。由真值表可知，三个变量输入，只有两个及两个以上变量取值为1时，输出才为1。可见电路可实现多数表决逻辑功能。,第三步：列出真值表如表所示。,（3-13）,3.1.2 组合电路的基本设计方法,一、设计方法 根据要求，设计出适合需要的组合逻辑电路应该遵循的基本步骤，可以大致归纳如下：1、进行逻辑抽象 分析设计要求，确定输入、输出信号及它们之间的因果关系。设定变量，即用英文字母表示有关输入、输出信号，表示输入信号者称为输入变量，
6、有时也简称为变量，表示输出信号者称为输出变量，有时也称为输出函数或简称函数。,组合逻辑功辑电路的设计是根据给定的实际逻辑问题，求出实现其逻辑功能的逻辑电路。,（3-14）,状态赋值，即用0和1表示信号的有关状态。列真值表。根据因果关系，把变量的各种取值和相应的函数值，以表格形式一一列出，而变量取值顺序则常按二进制数递增排列，也可按循环码排列。2、进行化简 输入变量比较少时，可以用卡诺图化简。输入变量比较多用卡诺图化简不方便时，可以用公式法化简。3、画逻辑图 变换最简与或表达式，求出所需要的最简式。根据最简式画出逻辑图。,（3-15）,二、设计举例,例1：试设计一个三人多数表决电路，要求提案通过
7、时输出为1，否则为0。,解：分析：“多数表决电路”是按照少数服从多数的原则对某项决议进行表决，确定是否通过。令 逻辑变量A、B、C 分别代表参加表决的3个成员，并约定逻辑变量取值为0表示反对，取值为1表示赞成；逻辑函数Y表示表决结果。Y取值为0表示决议被否定，Y取值为1表示决议通过。按照少数服从多数的原则可知，函数和变量的关系是：当3个变量A、B、C中有2个或2个以上取值为1时，函数Y的值为1，其他情况下函数Y的值为0。,（3-16）,1、列真值表,2、由真值表可写出：Y(A,B,C)=m(3,5,6,7),3、填卡诺图化简逻辑函数,4、输出函数式,Y=AB+BC+AC,5、用与门、或门设计电
8、路,6、用与非门设计电路,思考：若只用二输入与非门设计电路，如何画逻辑图？,提示：,的形式画逻辑图。,将函数式化为,（3-17）,首先确定输入变量：,设：A,B,C为输入变量分别代表参加表决的逻辑变量，Y为输出变量，表示输出结果。,规定：A,B,C为1表示赞成，为0表示反对。Y=1表示通过，Y=0 表示反对。,AB,AC,第二步：函数化简,第三步：画逻辑电路图,解：第一步：列真值表,真值表,例2：设计一个三变量表决器，其中A具有否决权。,（3-18）,例3：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上
9、开关打开电灯，下楼后，用楼下开关关灭电灯。,解：设定变量和状态赋值：设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B闭合时为1，断开时为0；灯亮时Y为1，灯灭时Y为0。列真值表：根据逻辑要求列出真值表如下。逻辑表达式：由真值表得逻辑逻辑表达式,已为最简与或表达式,（3-19）,画逻辑电路图：,用与非门实现,用异或门实现,（3-20）,例4：设计一个路灯控制电路，要求实现的功能是：当总电源开关闭合时，安装在三个不同地方的三个开关都能独立地将灯打开或熄灭；当总电源开关断开时，路灯不亮。,解：逻辑抽象 输入、输出信号：输入信号是四个开关的状态，输出信号是路灯的亮、灭。设定变量用S表示总电源开关，用
10、A、B、C表示安装在三个不同地方的分开关，用Y表示路灯。状态赋值：用0表示开关断开和灯灭，用1表示开关闭合和灯亮。,（3-21）,列真值表：由题意不难理解，一般地说，四个开关是不会在同一时刻动作的，反映在真值表中任何时刻都只会有一个变量改变取值，因此按循环码排列变量S、A、B、C的取值较好，如右表所示。,进行化简 由下图所示Y的卡诺图可得,（3-22）,画逻辑图 用异或门和与门实现。变换表达式,逻辑图：如下图所示。,（3-23）,作业题P225 题3.1(a)P226 题3.4P226 题3.6 Y1,（3-24）,一、填空题,1、组合逻辑电路是指任何时刻电路的稳定输出，仅仅只决定于()。,该
11、时刻各个输入变量的取值,2、从电路结构上看，组合逻辑电路是由常用门电路组合而成，其中既无()，也不包含()。,可以存储信号的记忆元件,从输出到输入的反馈连接,二、分析题,1、组合电路如下图所示，分析该电路的逻辑功能。,解：由逻辑图逐级写出逻辑表达式。为了写表达式方便，借助中间变量P,（3-25）,化简与变换。因为下一步要列真值表，所以要通过化简与变换，使表达式有利于列真值表，一般应变换成与或式或最小项表达式。,由表达式列出真值表，见表。经过化简与变换的表达式为两个最小项之和的非，所以很容易列出真值表。,分析逻辑功能 由真值表可知，当A、B、C三个变量不一致时，电路输出为“1”，所以这个电路称为
12、“不一致电路”。,（3-26）,2、电路如下图所示，要求：写出F的表达式；说明电路的逻辑功能；用最简的逻辑电路实现F。,解：由逻辑图写出逻辑表达式,列真值表如左，可见该电路是三变量的奇校验电路。,实现F的最简逻辑电路如下图所示。,（3-27）,三、设计题,1、设计一个组合电路，其输入是3位二进制数BB2B1B0，输出是Y12B、Y2B2，Y1、Y2也是二进制数。,解：3位二进制数B的最大值为7，所以Y12B的最大值为14，因此Y1为4位二进制数，令Y1Z3Z2Z1Z0；Y2B2的最大值为49，因此Y2为6位二进制数，令Y2 F5F4F3F2F1F0。列真值表如下：,由表可知，Y1 相当于B左移
13、一位，右端补零，故 Z3=B2，Z2=B1，Z1=B0，Z0=0,（3-28）,由 画出逻辑电路图如下。,（3-29）,3.2 加法器和数值比较器,一、半加器和全加器,3.2.1 加法器,1、半加器,能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。,加数,本位的和,向高位的进位,（3-30）,2、全加器,能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。,Ai、Bi：加数，Ci-1：低位来的进位，Si：本位的和，Ci：向高位的进位。,（3-31）,用与门和或门实现,（3-32）,用与或非门实现,再取反，得：,（3-3
14、3）,（3-34）,实现多位二进制数相加的电路称为加法器。,1、4位串行进位加法器,构成：把4个全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。,二、加法器,由于每一位相加结果，必须等到低一位的进位产生以后才能建立，因此这种结构也叫做逐位进位加法器。其特点是结构简单，最大缺点是运算速度慢。为了提高运算速度，必须减小或消除由于进位信号逐位传递所消耗的时间，采用超前进位加法器。,（3-35）,2、超前进位加法器（并行进位加法器）,4位加法器中，第1位全加器的输入进位信号的表达式为,第2位全加器的输入进位信号的表达式为,第3位全加器的输入进位信号的表达式为,而4位加法器输出进位
15、信号的表达式，即第3位加法运算时产生的要送给更高位的进位信号的表达式为,（3-36）,显而易见，只要A3、A2、A1、A0、B3、B2、B1、B0和C0-1给出之后，便可按上述表达式直接确定C3、C2、C1、C0。因此如果用门电路实现上述逻辑关系，并将结果送到相应全加器的进位输入端，就会极大地提高加法运算速度，因为高位的全加运算再也不需等待了。4位超前进位加法器就是由四个全加器和相应的进位逻辑电路组成的。,图(a)是4位超前进位加法器的逻辑电路结构示意图。图(b)、(c)是相应的CMOS与TTL集成电路的型号与引脚图。,（3-37）,用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称
16、比较器。,一、1位数值比较器,设AiBi时Li1；AiBi时Gi1；AiBi时Mi1。得1位数值比较器的真值表。,3.2.2 数值比较器,（3-38）,逻辑表达式,逻辑图,（3-39）,逻辑表达式,逻辑图,（3-40）,二、4位数值比较器,4 位数值比较器,要比较的是两个4 位二进制数A=A3 A2A1A0、B=B3B2B1B0。比较结果用L、G、M 表示，且A B 时L=1,AB时G=1，AB时M=1。,1、比较方法，输入输出之间因果关系分析 从最高位开始比较，依次逐位进行，直到比较出结果为止。若A3B3，则AB，L=1、G=M=0。当A3=B3即G3=1时,若A2B2，则AB，L=1、G=
17、M=0。当A3=B3、A2=B2即G3=G2=1时,若A1B1，则AB，L=1、G=M=0。当A3=B3、A2=B2、A1=B1即G3=G2=G1=1时,若A0B0，则AB，L=1、G=M=0。对AB即L=1，上述四种情况是或的逻辑关系。只有当A3=B3、A2=B2、A1=B1、A0=B0即G3=G2=G1=G0=1时,才会有A=B即G=1。显然，对于A=B即G=1，G3、G2、G1、G0与的逻辑关系。如果A不大于B也不等于B，即L=G=0时，则AB即M=1。,（3-41）,2、逻辑表达式 根据上述比较方法和输入输出之间因果关系分析，可以直接写出L、G、M的逻辑表达式,比照上述表达式也也可以写
18、出,3、逻辑图 变换表达式结果如下，利用1位数值比较器的逻辑图，可画出4位数值比较器的逻辑图。,（3-42）,（3-43）,4、集成数值比较器 把实现数值比较功能的电路集成在一个芯片上便构成了集成数值比较器。下图是4位集成数值比较器的外引脚功能端排列图。,（3-44）,下表是4位集成数值比较器的真值表。,（3-45）,作业题P225 题3.2(b)P226 题3.9,（3-46）,一、填空题,1、两个1位二进制数相加叫做()。两个同位的加数和来自低位的进位三者相加叫做()。,半加器,2、比较两个多位二进制数大小是否相等的逻辑电路，称为()。,数值比较器,二、单项选择题,1、如需要判断两个二进制
19、数的大小或相等，可以使用()电路。A、译码器 B、编码器 C、数据选择器 D、数据比较器,D,全加器,2、只考虑本位数而不考虑低位来的进位的加法称为()。A、全加 B、半加 C、全减 D、半减,B,（3-47）,3.3 编码器和译码器,3.3.1 编码器,编码,用文字、符号或者数字表示特定对象的过程都可叫做编码。,实现编码功能的电路,（3-48）,一、二进制编码器,1、3位二进制编码 输入是八个需要进行编码的信号用I0I7表示，输出是用来进行编码的3位二进制代码，用Y0、Y1、Y2表示。该编码器在任何时刻，只能对一个输入信号进行编码，即不允许有两个和两个以上输入信号同时存在，也就是I0、I1、
20、I7是一组互相排斥的变量。,真值表,逻辑表达式,（3-49）,逻辑图,（3-50）,2、3位二进制优先编码器,在优先编码器中允许几个信号同时输入，但是电路只对其中优先级别最高的进行编码，不理睬级别低的信号。即在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。,设I7的优先级别最高，I6次之，依此类推，I0最低。,真值表,（3-51）,逻辑表达式,（3-52）,逻辑图,8线-3线优先编码器,如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了，如教材P164图所示。,（3-53）,3、集成3位二进制优先编码器,集成3位二进制优先编码器74LS14
21、8,（3-54）,集成3位二进制优先编码器74LS148的真值表,输入：逻辑0(低电平）有效,输出：逻辑0(低电平）有效,（3-55）,集成3位二进制优先编码器74LS148的级联,16线-4线优先编码器,（3-56）,1、8421 BCD码编码器,输入10个互斥的数码输出4位二进制代码,真值表,二、二十进制编码器,（3-57）,逻辑表达式,逻辑图,（3-58）,2、8421 BCD码优先编码器,真值表,（3-59）,逻辑表达式,（3-60）,逻辑图,在每一个输入端和输出端都加上反相器，便可得到输入和输出均为反变量的8421 BCD码优先编码器，如教材P170图所示。,（3-61）,3、集成1
22、0线-4线优先编码器,（3-62）,3.3.2 译码器,译码是编码的逆过程。,把代码状态的特定含义“翻译”出来的过程叫做译码。,实现译码功能的电路,（3-63）,一、二进制译码器,设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。,译码输出高电平有效,译码输出低电平有效,（3-64）,1、3位二进制译码器,真值表,输入：3位二进制代码输出：8个互斥的信号,（3-65）,逻辑表达式,逻辑图,电路特点：与门组成的阵列,（3-66）,2、集成3线8线译码器,A2、A1、A0为二进制译码输入端，为译码输出端（低电平有
23、效），S1、为选通控制端。当S11、时，译码器处于工作状态;当S10、时，译码器处于禁止状态。,（3-67）,真值表,（3-68）,3、二进制译码器的级联,当输入二进制代码的位数比较多时，可以把几个二进制译码器级联起来完成其译码操作。下图是把两片74LS138级联起来构成的4线16线译码器。,当A30时，片(1)工作，片(2)被禁止。,当A31时，片(1)被禁止，片(2)工作。,（3-69）,二十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由于二十进制译码器有4根输入线，10根输出线，所
24、以又称为4线10线译码器。,二、二-十进制译码器,1、8421 BCD码译码器,把二十进制代码翻译成10个十进制数字信号的电路，称为二十进制译码器。,（3-70）,真值表,（3-71）,逻辑表达式,逻辑图,（3-72）,将与门换成与非门，则输出为反变量，即为低电平有效。,（3-73）,、集成8421 BCD码译码器74LS42,（3-74）,由七段发光二极管构成,1 1 0 1 1 0 1,低电平时发光,高电平时发光,1、数码显示器,三、显示译码器,（3-75）,在数字电路中，常常需要把运算结果用十进制 数显示出来，这就要用显示译码器。,2、显示译码器,（3-76）,2.七段译码显示器,（3-
25、77）,共阴极7段显示译码器真值表,（3-78）,共阳极7段显示译码器真值表,（3-79）,Ya的卡诺图,（3-80）,逻辑表达式,（3-81）,逻辑图,（3-82）,3、集成显示译码器74LS48,引脚排列图,适用于共阴极LED,（3-83）,作业题P227 题3.12P227 题3.14,（3-84）,一、填空题,1、用文字、符号或者数码表示特定对象的过程，叫做()。,编码,2、用n位二进制代码对N=2n个信号进行编码的电路称为()。,二进制编码器,3、半导体数码显示器的内部接法有两种形式：共()极接法和共()极接法。,阴,阳,4、对于共阳接法的发光二极管数码显示器，应采用()电平驱动的七
26、段显示译码器。,低,5、8个输入的编码器，按二进制编码，其输出的编码有()位。,3,6、3个输入的译码器，最多可译码出()路输出。,8,（3-85）,二、单项选择题,1、在二进制译码器中，若输入有4位代码，则输出有()信号。A、2个 B、4个 C、8个 D、16个,D,2、若在编码器中有50个编码对象，则要求输出二进制代码位数为()位。A、5 B、6 C、10 D、50,B,3、在在大多数情况下,对于译码器而言()。A、其输入端数目少于输出端数目 B、其输入端数目多于输出端数目 C、其输入端数目与输出端数目几乎相同,A,（3-86）,.6 数据选择器,3.4 数据选择器和分配器,3.4.1 数
27、据选择器,在多路数据传送过程中，能够根据需要将其中任意一路挑选出来的电路，叫做数据选择器，也称多路选择器或多路开关。,输出数据,选通控制端,输出数据可以是4路输入数据的任意一路，究竟是哪一路完全由选择控制信号决定。,00,01,10,11,（3-87）,一、4选1数据选择器,真值表,逻辑表达式,地址变量,输入数据,由地址码决定从路输入中选择哪路输出。,（3-88）,逻辑表达式,逻辑图,（3-89）,集成8选1数据选择器74LS151,二、集成数据选择器,（3-90）,74LS151的真值表,（3-91）,例：用8选1数据选择器74LS151实现下列函数：,解：令A2=A，A1=B，A0=C，则
28、D0=D3=D4=D6=0，D1=D2=D5=D7=1，故电路图如下图所示。,（3-92）,数据选择器的扩展,（3-93）,3.4.2 数据分配器,定义：能够将1个输入数据，根据需要传送到m个输出端的任何一个输出端的电路，叫做数据分配器，又称为多路分配器，其逻辑功能正好与数据选择器相反。,将一个数据分时分送到多个输出端输出。,数据输入,数据输出端,使能端,确定芯片是否工作,00,01,10,11,（3-94）,一、1路-4路数据分配器,由地址码决定将输入数据送给哪路输出。,真值表,逻辑表达式,地址变量,输入数据,（3-95）,逻辑图,（3-96）,二、集成数据分配器,集成数据分配器,把二进制译
29、码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。,由74LS138构成的1路-8路数据分配器,（3-97）,1、基本原理：,数据选择器的主要特点：,具有标准与或表达式的形式。即：,提供了地址变量的全部最小项。,一般情况下，Di可以当作一个变量处理。,因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。,3.5 用中规模集成电路实现组合逻辑函数,用数据选择器实现组合逻辑函数,一、用数据选择器实现逻辑函数的基本原理和步骤,（3-98）,2、基本步骤:
30、确定应该选用的数据选择器k：函数的变量个数 4选1数据选择器74LS153n：选择器地址码位数 8选1数据选择器74LS151写逻辑表达式逻辑函数的标准与或式数据选择器输出信号表达式求选择器输入变量的表达式对照比较确定个输入变量画连线图,（3-99）,例：试用数据选择器电路实现下列逻辑函数,经过比较,D0,二、应用举例,解：k=3，则n=k-1=2，选择4选1数据选择器74LS153将A、B分别对应A1、A0，C对应输入D，Y作为输出F。4选1数据选择器输出信号表达式：,D1,D2,D3,（3-100）,D0=CD1=D2=D3=CS0,确定选择器的输入：,连线图：,（3-101）,例：用数据
31、选择器实现逻辑函数式 Y=AB+BC+CA,2）将逻辑函数式用最小项表示,解：1）选用数据选择器 函数变量个数为3，根据n=k-1=2，确定选用4选1 数据选择器74LS153,数据选择器标准与或式,3）确定输入变量的表达式 函数变量按A、B、C顺序排列，保持A、B在表达式中的形式，变换Y,比较对照可得：A1A、A0B、D00、D1D2C、D31,（3-102）,4）画出逻辑图,（3-103）,译码器的主要特点：,具有标准的与非与非式的形式，即：,提供了输入变量的全部最小项。,因为任何组合逻辑函数总可以用最小项之和的标准形式构成，那么利用两次取反的方法就可以得到由最小项构成的与非与非表达式。,
32、3.5.2 用二进制译码器实现组合逻辑函数,一、用二进制译码器实现逻辑函数的基本原理和步骤,1、基本原理：,所以，利用译码器和与非门可以实现任何所需的组合逻辑函数。,（3-104）,2、基本步骤:确定应该选用的译码器k：函数的变量数 2线4线译码器74LS139n：译码器输入位数 3线8线译码器74LS138写出函数的标准与非与非表达式函数的标准与或式 标准与非与非式确认译码器和与非门输入信号的表达式译码器的输入信号=函数的变量与非门的输入信号=译码器的输出信号画连线图,（3-105）,例：使用集成译码器设计一个全加器。,连线图,解：全加器有三个输入信号，两个输出信号，选择3线8线译码器74L
33、S138。已知1位全加器的逻辑表达式为,1,Ai,Bi,Ci-1,Si,Ci,（3-106）,作业题P227 题3.13(2)P227 题3.16(1),（3-107）,一、填空题,1、从若干输入数据中选择一路作为输出的电路叫做()。,数据选择器,2、能够将1个输入数据，根据需要传送到m个输出端的任何1个输出端的电路，称为()。,数据分配器,二、单项选择题,1、如一个16选1的数据选择器，其地址输入端有()个。A、1 B、2 C、4 D、16,C,2、八路数据分配器，其地址输入端有()个。A、1 B、2 C、3 D、4,C,3、在多路数据传输过程中，能够根据需要将()挑选出来的电路，叫做数据选
34、择器。,其中任意一路,（3-108）,3.6 只读存储器（ROM）,分类,掩模 ROM,可编程 ROM（PROM Programmable ROM）,可擦除可编程 ROM（EPROM Erasable PROM）,说明:,掩模 ROM,PROM,生产过程中在掩模板控制下写入，内容固定，不能更改,内容可由用户编好后写入，一经写入不能更改,紫外光擦除（约二十分钟）,EPROM,存储数据可以更改，但改写麻烦，工作时只读,EEPROM 或 E2PROM,电擦除（几十毫秒）,（3-109）,3.6.1 ROM 的结构和工作原理,1.基本结构,一、ROM 的结构示意图,地址输入,数据输出,n 位地址,b
35、位数据,最高位,最低位,（3-110）,2.内部结构示意图,存储单元,数据输出,字线,位线,地址译码器,ROM 存储容量=字线数 位线数=2n b（位）,地址输入,（3-111）,3.逻辑结构示意图,(1)中大规模集成电路中门电路的简化画法,连上且为硬连接，不能通过编程改变,编程连接，可以通过编程将其断开,断开,与门,或门,（3-112）,缓冲器,同相输出,反相输出,互补输出,（3-113）,(2)逻辑结构示意图,2n个与门构成 n 位二进制译码器,输出2n 个最小项。,.,n个输入变量,b 个输出函数,或门阵列,与门阵列,（3-114）,二、ROM 的基本工作原理,1.电路组成,二极管或门,
36、二极管与门,位线,字线,输出缓冲,（3-115）,2.工作原理,输出信号的逻辑表达式,字线：,位线：,（3-116）,输出信号的真值表,0 1 0 1,A1 A0,D3 D2 D1 D0,1 0 1 0,0 1 1 1,1 1 1 0,3.功能说明,(1)存储器,(2)函数发生器,地址,存储数据,输入变量,输出函数,(3)译码编码,字线,编码,0 1 0 1,1 0 1 0,0 1 1 1,1 1 1 0,A1 A0,0 0,0 1,1 0,1 1,输入变量,输出函数,由与门阵列先对输入的二进制代码A1A0进行译码，得到4个输出信号W0、W1、W2、W3，再由或门阵列对W0 W34个信号进行编
37、码。,A1A0是地址码，D3、D2、D1、D0是数据。,（3-117）,3.6.2 ROM 应用举例及容量扩展,一、ROM 应用举例,用 ROM 实现以下逻辑函数,例 3.6.2,Y1=m(2,3,4,5,8,9,14,15）,Y2=m(6,7,10,11,14,15）,Y3=m(0,3,6,9,12,15）,Y4=m(7,11,13,14,15）,译码器,编码器,（3-118）,二、ROM 容量扩展,1.存储容量,存储器存储数据的能力，为存储器含存储单元的总位数。,存储容量=字数 位数,字 word,位 bit,1k 1:1024 个字 每个字 1 位 存储容量 1 k,1k 4:1024
38、个字 每个字 4 位 存储容量 4 k,256 8:256 个字 每个字 8 位 存储容量 2 k,64 k 16:64 k 个字 每个字 16 位 存储容量 1024k（1M）,2.存储容量与地址位数的关系,存储容量 256 4,8 位地址,256=28,4 位数据输出,存储容量 8k8,8k=8210=213,13 位地址,8 位数据输出,（3-119）,3.常用 EPROM,（3-120）,4.ROM 容量的扩展,地址总线,8位数据总线,16位数据总线,D(70),D(158),8 位 16 位,地址线合并（共用）,输出使能端、片选端合并（共用）,数据输出端分为高 8 位和低 8 位,方
39、法,(1)字长的扩展（位扩展）：,（3-121）,(2)字线的扩展（地址码的扩展 字扩展）,（3-122）,3.7 组合电路中的竞争冒险,3.7.1 竞争冒险的概念及产生原因,1、什么叫做竞争：前面分析设计组合电路时，都是在信号稳态情况下讨论的，实际电路工作时，信号变化需要时间，门电路对信号也产生一定的延时，而各个门的延时不尽相同，因此若干个彼此独立的输入信号就不可能恰好同时变化，即使同一信号经过不同的通路到达某个门的输入端也会有先有后，于是产生时差，这种现象称为竞争。,2、什么叫做冒险：由于竞争的存在，在输出信号达到稳定之前，可能出现短暂的错误输出，使电路的输出信号在变化过程中出现非正常的干
40、扰脉冲（又称毛刺），有时会影响电路的正常工作。但不是每一次竞争都会产生错误输出。我们把能产生错误输出的竞争称为“临界竞争”；把不能产生错误输出的竞争称为“非临界竞争”。当组合逻辑电路中有临界竞争时，输入信号的变化会引起短暂的错误输出。我们把这种输出端出现短暂错误输出的现象称为“冒险”，或“险象”。,（3-123）,3、险象产生的原因及分类：,可见，在组合逻辑电路中，当一个门电路(如 G2)输入两个向相反方向变化的互补信号时，则在输出端可能会产生尖峰干扰脉冲。,考虑门延时,理想,考虑门延时,理想,“0”型险象,“1”型险象,负脉冲,正脉冲,（3-124）,下图中输入信号A经过两条途径到达G4门，
41、被称为具有竞争能力的输入信号。而B和C只经过一条途径到达G4门，所以它们是无竞争能力的输入信号。,产生竞争冒险的原因：主要是门电路的延迟时间产生的。,（3-125）,4、险象的判断,判断一个电路是否存在险象现象有两种方法：代数法和卡诺图法。,、代数法如果一个函数在输入信号的某种组合下，输出函数出现或 的形式，则该电路就可能出现险象现象。,令BC1则F即该电路存在“0”型险象。,例1：检查如图所示电路是否存在险象。解：,（3-126）,例2：检查如图所示电路是否存在险象。,解：,令AB0则F说明存在“1”型险象。,例3：判断逻辑表达式 是否存在险象。,解：当B=0、C=1时，出现“0”型险象。当
42、A=1、C=0时，出现“0”型险象。当A=0、B=1时，出现“0”型险象。,逻辑函数表达式 存在“0”型险象。,（3-127）,、卡诺图法将电路的输出函数用卡诺图表示出来，如发现卡诺图中用“1”格所画卡诺圈有相切而不相交现象，说明该电路有可能存在逻辑冒险。,例4：已知某逻辑电路对应的函数表达式为：试用卡诺图法判断该电路是否可能产生险象。,解：画出输出函数的卡诺图,包含最小项m1、m3、m5、m7的卡诺圈,包含最小项m12、m13的卡诺圈,这两个卡诺圈之间存在相邻最小项m5和m13，且m5和m13不被同一卡诺圈包含，这两个卡诺圈相切，可能产生险象。,（3-128）,3.7.2 消除竞争冒险的方法
43、,1、引入封锁脉冲 在门电路输入端引入一个封锁脉冲，在发生竞争的时间内，把可能给产生干扰脉冲的门封住。,在组合逻辑电路中，出现的险象现象，可能导致电路不能正常工作，因此必须避开或消除，其方法有：,未引入封锁脉冲,引入封锁脉冲,（3-129）,2、引入选通脉冲 在门电路的输出端引入选通脉冲。这种方法的实质就是设法保证在毛刺出现时，不许输出信号送到下级电路，当毛刺消失后，再把输出信号送到下级电路。,未引入选通脉冲,引入选通脉冲,（3-130）,3、接入滤波电容(增加惯性延时环节)在门电路的输出端接滤波电容消除干扰脉冲。在组合电路输出端连接一个惯性延时环节，即一个RC低通滤波器。其时间常数=RC。由
44、于组合电路的正常输出是一个频率较低的信号，而由竞争引起的险象都是一些较高的尖脉冲信号，因此险象在通过RC电路后能基本被滤掉，保留下来的仅仅是一些幅度极小的毛刺，它们不再对电路的可靠性产生影响。在实际设计电路时，R和C的大小要经过试验才能最后确定。因为RC值太小就起不到消除毛刺的作用，RC值太大又会使输出信号的边沿变坏。,（3-131）,4、修改逻辑设计，增加冗余项,（3-132）,有卡诺圈相切，则有险象,增加冗余项，消除险象 在具有相切的卡诺圈中，再画一个搭接圈将它们之间的相邻最小项圈起来。,例：函数表达式为,冗余项的选择也可以通过在函数卡诺图上增加多余的卡诺圈来实现。,（3-133）,作业题
45、P227 题3.16(1)P227 题3.17实现题3.13(2),（3-134）,一、填空题,1、某存储器具有13根地址和8根数据线，则该存储器的容量为()。,2、ROM按照数据写入方式的不同可分为()ROM、()的PROM、()的EPROM和()的E2PROM等。,可光擦除可编程,二、选择题,1、组合逻辑电路消除竞争冒险的方法有()。A、修改逻辑设计 B、在输出端接入滤波电容 C、后级加缓冲电路 D、屏蔽输入信号的尖峰干扰,A、B,2、一片容量为1024字节4位的存储器，表示有()个存储单元。A、1024 B、4 C、4096 D、8,C,可电擦除可编程,可编程,掩膜,2138819288K864K,（3-135）,（3-136）,解：连线图如下图所示,题3.9 画出用3片4位数值比较器组成12位数值比较器的连线图。,（3-137）,（3-138）,（3-139）,（3-140）,解：逻辑图如下图所示,题3.14 用二十进制编码器、译码器、发光二极管七段显示器。组成一个1位数码显示电路。当09十个输入端中某一个接地时，显示相应数码。选择合适的器件，画出连线图。,（3-141）,
