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1、相关知识回顾：,逻辑运算,逻辑门,第三章 组合逻辑电路,与或非异或同或,非门与门或门与非门或非门异或门同或门,本章任务：,1.组合逻辑电路的分析与设计2.常用组合逻辑模块的使用,由逻辑门组成,(2)学习常用中规模集成模块,(3)了解电路中的竞争和冒险现象,本章重点,(1)掌握分析和设计组合电路的基本方法,加法器 比较器译码器 编码器选择器 分配器,本章基本内容,(1)电路分析与设计经典的方法(2)常用组合逻辑模块的灵活应用,第三章 组合逻辑电路,第一节 组合电路的分析和设计,第五节 奇偶检验电路,第六节 模块化设计概述,第七节 组合电路中的竞争与冒险,第二节 算术逻辑运算及数值比较组件,第三节
2、 译码器和编码器,第四节 数据选择器和数据分配器,小结,一、组合电路,二、组合电路的分析,三、组合电路的设计,第一节 组合电路的分析和设计,请大家参考讲义：P102109组合逻辑系统的建模P234256 5-1数字电路系统的基本分析概念，5-2组合逻辑电路系统的逻辑分析。,一、组合电路,输入：,逻辑关系：Fi=fi(X1、X2、Xn)i=(1、2、m),特点：,电路由逻辑门构成；,不含记忆元件；,输出无反馈到输入的回路；,输出与电路原来状态无关。,输出：,X1、X2、Xn,F1、F2、Fm,讲义的P95963-1-1组合逻辑,数字电路系统的基本分析概念,数字电路系统的基本逻辑功能结构，即逻辑图
3、真值表逻辑表达式,实现数字逻辑系统的数字电路又叫物理模型,从物理模型和逻辑模型中提炼出来的基本参数：频率、时序、电平、负载即测试参数。,理想数字电路（与电器特性参数无关）的逻辑功能描述,主要是指逻辑电平的高低，脉冲特性分析。,电路确定之后，对信号的条件要求及信号确定后对电路的要求。,讲义P234252,数字电路系统的基本分析概念,数字电路系统分析,数字电路分析,数字逻辑分析,给定数字系统分析其逻辑功能,进行输入输出信号，电路参数，延时等分析。,系统仿真分析,使用EDA软件对系统的物理模型和逻辑模型进行分析、设计、测试的统称。,物理模型仿真的优点是具有直观性，适合于分析电路的行为和参数特性,以及
4、参数特性对行为特性的影响。属于底层仿真。,逻辑模型仿真不考虑器件的物理参数特性，只按照逻辑图、真值表或逻辑函数系统的逻辑行为仿真。属于高层仿真。,二、组合电路的逻辑分析,分析已知逻辑电路功能,步骤：,输出函数表达式,简化函数,真值表,描述电路功能,已知组合电路,讲义P252256,物理模型（电路图）,因此该电路为少数服从多数电路，称表决电路。,解：（1）由电路图得逻辑表达式,（2）由逻辑表达式得真值表,（3）功能分析：,多数输入变量为1，输出F为1；,多数输入变量为0，输出 F为0。,例：试分析下图所示逻辑电路的功能。,解：（1）由电路图得 表达式,（2）列出 真值表,自然二进制码,格雷码,（
5、2）列出 真值表,（1）由电路图得表达式,本电路是自然二进制码至格雷码的转换电路。,（3）分析功能,注意：利用此式时对码位序号大于（n-1）的位应按0处理，如本例码位的最大序号i=3，故B4应为0，才能得到正确的结果。,推广到一般，将n位自然二进制码转换成n位格雷码：Gi=BiBi+1（i=0、1、2、n-1）,自然二进制码至格雷码的转换,三、组合电路的设计,步骤：,根据要求设计出实际逻辑电路,选择所需门电路,根据设计要求,参考讲义P345372:组合逻辑系统的建模,例：半加器的设计,解：（1）半加器真值表,（2）输出函数,分析：半加器是将两个一位二进制数相加求得和及向高 位进位的电路。因此，
6、有两个输入（加数与被加 数）及两个输出（和与进位）。,设被加数和加数分别为A和B，和与进位分别为S、C，真值表为：,（3）逻辑图,（4）逻辑符号,（2）输出函数,由表达式知，若无特别要求，用一个异或门和一个与门即可实现半加器电路。电路图为：,半加器逻辑符号,将用“异或”门实现的半加器改为用“与非”门实现,函数表达式变换形式：,用“与非”门实现半加器逻辑图如图所示：,全加器是实现,例：全加器的设计。,学生自己完成逻辑电路,全加器逻辑符号,全加器真值表,一位二进制数,一位二进制数,低位来的进位,例：试将8421BCD码转换成余3BCD码。,（2）卡诺图,（1）真值表,（2）卡诺图,（3）表达式,（
7、4）电路图,（3）表达式,第二节 算术逻辑运算及数值比较器,一、加法器,（一）加法器的功能与分类,功能：实现N位二进制数相加,按实现方法分类：串行进位加法器 超前进位加法器,讲义P257258,（1）串行进位加法器,如图：用全加器实现4位二进制数相加。,注意：CI0=0,和,进位,（2）超前进位加法器,进位位直接由加数、被加数和最低位进位位CI0形成。,直接形成进位,四位加法器的逻辑符号,N位加法运算、代码转换、减法器、十进制加法。,（二）加法器的应用,例：试用四位加法器实现8421BCD码至余3BCD码的转换。,解：余3码比8421码多3，因此可用四位二进制加法器实现代码的转换。,A3-A0
8、：8421码,B3-B0：0011（3）,CI0：0,输入 A（a3a2a1a0）B(b3b2b1b0)：输出（A B）=1；,二、数值比较器,（一）功能：能对两个相同位数的二进制数进行比较的器件。,（1）逻辑符号：,A：四位二进制数输入（3为高位）,AB、AB、A=B：输出，高有效。,a b、a b、a=b：控制输入端，高有效。,（2）逻辑功能：,B：四位二进制数输入（3为高位）,A（a3a2a1a0）B(b3b2b1b0)：（A B）=1；,A（a3a2a1a0）=B(b3b2b1b0)：由控制输入决定。,讲义P267269,（二）比较器的应用,例：八位二进制数比较。,例：用比较器构成用8
9、421BCD码表示的一位十进制数四舍五入电路。,解:A3A0：8421BCD码,解：位扩展，用两片4位比较器，,低位的输出与高位的控制输入连接。,B3B0：0100（十进制数4）,A B：输出端用于判别。,第三节 译码器和编码器,（特定含义：规则、顺序）,二进制代码,某种代码,译 码,编 码,译码器,编码器,一、译码器,（一）二进制译码器,二进制译码器输入输出满足：m=2n,如：24译码器 38译码器 416译码器,（二）十进制译码器,又称：二十进制译码器 或：410译码器,译码输入：n位二进制代码,译码输出m位：,一位为1，其余为0,或一位为0，其余为1,74LS139,74LS138,（二
10、）十进制译码器,又称：二十进制译码器 或：410译码器,译码输入，二进制编码0-7依次对应8个输出。,38译码器(74LS138),八个输出端，低电平有效。译码状态下，相应输出端为；禁止译码状态下，输出均为。,S1、,A0 A2,使能端的两个作用：,（1）消除译码器输出尖峰干扰,EN端正电平的出现在A0-A2稳定之后；,EN端正电平的撤除在A0-A2再次改变之前。,（2）逻辑功能扩展,例：用38译码器构成416译码器。,避免A0-A2在变化过程中引起输出端产生瞬时负脉冲。,例：用38译码器构成416译码器。,X0-X3：译码输入,E：译码控制E=0，译码 E=1，禁止译码,X3-X0：0000
11、-0111，,第一片工作,X3-X0：1000-1111,第二片工作,例：试用 CT74LS138和与非门构成一位全加器。,解:全加器的最小项表达式应为,（三）译码器的应用,（四）数字显示译码器,1.七段数码管,2.七段显示译码器,：高电平亮,：低电平亮,每一段由一个发光二极管组成。,输入：二十进制代码,输出：译码结果，可驱动相应的七段数码管显式示正确的数字。,讲义P266,七段译码器CT7447,D、C、B、A：BCD码输入信号。,ag：译码输出，低电平有效。,熄灭信号输入/灭零输出信号,7448的功能表是输出高电平有效，7447是低电平有效,二、编码器,优先编码,功能：输入m位代码；输出n
12、位二进制代码（m2n）。,优先编码器允许几个输入端同时加上信号，电路只对其中优先级别最高的信号进行编码。,逻辑功能：任何一个输入端接低电平时，三个输出端有一组对应的二进制代码输出。,（一）二进制编码器,将输入信号编成二进制代码的电路，,讲义P259261,8线3线优先编码器CT74LS148,：编码输出端。,管脚定义：,讲义上用 表示,讲义上用 EO表示,讲义上用 表示,（二）编码器的应用,（3）第一片工作时,编码器输出：0000-0111 第二片工作时,编码器输出:1000-1111,解：（1）编码器输入16线,用两片8-3线编码器，高位为第 一片，低位为第二片。,（2）实现优先编码：高位选
13、通输出与低位控制端连接。,例：用8-3线优先编码器CT74LS148扩展成16线-4线编码器。,第四节 数据选择器和数据分配器,在多个通道中选择其中的某一路，或多个信息中选择其中的某一个信息传送或加以处理。,将传送来的或处理后的信息分配到各通道。,数据选择器,数据分配器,多输入,一输出,选择,一输入,多输出,分配,发送端，并串,接收端，串并,一、数据选择器,（一）分类：二选一、四选一、八选一、十六选一。,双四选一数据选择器CT74LS153,讲义P269270,双四选一数据选择器CT74LS153,简易符号,八中选一数据选择器CT74LS151,（二）数据选择器的应用,例：试用最少数量的四选一
14、选择器扩展成八选一选择器。,解：（1）用一片双四选一数据选择器，实现八个输入端。（2）用使能端形成高位地址，实现三位地址，控制八个输入。,例：试用四选一数据选择器构成十六选一的选择器。,第一级分为四组,第二级控制选择第一组中的一组。,二、数据分配器,（一）数据分配器的功能,分配器与选择器的功能相反,一输入,多输出,逻辑符号,讲义P271272,（二）数据分配器的应用,例：用数据选择器和分配器实现信息的“并行串行并行”传送。,由译码器连成的数据分配器,0 0 0,0,1,1,0,译码,禁止译码,0,1,第五节 奇偶检验电路,（2）奇偶检验,（1）奇偶检验码,一、奇偶检验,FE偶检验位FOD奇检验
15、位,发送信息码(N位),接收信息码(N位)+检验位(1位),检验位(1位),检验结果,二、奇偶位产生和检验电路,异或门的功能：奇数个1的连续异或运算其结果为1；偶数个1的连续异或运算其结果为0。,S=0，传输无误；S=1传输有误。,发送端偶检验位表达式：,接受端偶检验位表达式：,说明：专用的奇偶校验芯片功能表见P272,奇偶校验电路的逻辑符号和功能表,第六节 模块化设计概述,选择合适的集成电路；减少电路所需的模块总数；降低成本；提高电路可靠性。,（1）根据电路的逻辑功能要求画出电路结构框图，且按 功能将其划分成若干个子方框。（2）根据各子功能框的要求，选用合适的MSI或LSI。（3）根据实际情
16、况，有时需按传统设计方法设计出相关 的接口电路和外围辅助电路。,设计步骤：,设计原则：,例：设计一个将8421BCD码转换成余3BCD码的码组转换器。,（2）采用与逻辑电路输出端等同数量的数据选择器 且附加门（本题需用四个选择器）。,（3）采用译码器附加相应数量门（本题需一块4线-16线译 码器和四个门）。,（5）采用ROM和可编程逻辑器件（后续章节学习）。,经比较，采用第(4)种方法最经济合理。,（1）利用经典的传统设计法，用SSI实现（见例）。,（4）采用一块四位二进制加法器（见例）。,第七节 组合电路中的竞争与冒险,一、冒险与竞争,竞争：,冒险：,在组合电路中，信号经由不同的途径达到某一
17、会合点的时间有先有后。,由于竞争而引起电路输出发生瞬间错误现象。表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺。,二、竞争与冒险的判断,代数法：,或的形式时，A变量的变化可能引起险象。,卡诺图法：,如函数卡诺图上为简化作的圈相切，且相切处又无其他圈包含，则可能有险象。,如图所示电路的卡诺图两圈相切，故有险象。,三、冒险现象的消除,1.利用冗余项,如图所示卡诺图，只要在两圈相切处增加一个圈（冗余），就能消除冒险。,三、冒险现象的消除,1.利用冗余项,.吸收法,在输出端加小电容C可消除毛刺如下图所示。但是输出波形的前后沿将变坏,在对波形要求较严格时，应再加整形电路。,.取样法,1.利用冗余项
18、,.吸收法,电路稳定后加入取样脉冲，在取样脉冲作用期间输出的信号才有效，可以避免毛刺影响输出波形。,加取样脉冲原则：,“或”门及“或非”门加负取样脉冲,“与”门及“与非”门加正取样脉冲,三、冒险现象的消除,利用冗余项：只能消除逻辑冒险，而不能消除功能冒险，适 用范围有限。,三种方法比较：,取样法：加取样脉冲对逻辑冒险及功能冒险都有效。目前大 多数中规模集成模块都设有使能端，可以将取样信 号作用于该端，待电路稳定后才使输出有效。,吸收法：加滤波电容使输出信号变坏，引起波形的上升、下 降时间变长，不宜在中间级使用。实验调试阶段采 用的应急措施。,用加法器、比较器、译码器、编码器、数据选择器和码组检验器等设计特定电路。,任何时刻的输出仅决定于当时的输入，而与电路原来的状态无关。它由基本门构成，不含存贮电路和记忆元件，且无反馈线。,根据已经给定的逻辑电路，描述其逻辑功能。,根据设计要求构成功能正确、经济、可靠的电路。,（）组合电路,（）组合电路的分析,（）组合电路的设计,（）常用的中规模组合逻辑模块,本章小结,3-3、,3-5、,3-6、,3-8、,3-9、,3-10、,3-11、,3-15、,电路图,例：试将8421BCD码转换成余3BCD码。,例：试用四位加法器实现8421BCD码至余3BCD码的转换。,
