数字集成电路设计-组合逻辑电路.ppt

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1、第7章 组合逻辑电路P90,集成电路设计系列,本章概要,概述静态CMOS电路镜像电路C2MOS准nMOS电路动态CMOS电路,多米诺逻辑双轨逻辑电路CMOS逻辑电路的比较多路选择器二进制译码器优先权译码器,本章参考书,John P.Uyemura,Introduction to VLSI Circuits and Systems,John Wiley&Sons,Inc.,2002.Chapters 9.中译本：周润德译，超大规模集成电路与系统导论，电子工业出版社，2004.1。第9章。Jan M.Rabaey et al.，Digital Integrated Circuit：A Design

2、 Perspective，2rd Edition，Anantha Chandrakasan，Borivoje Nikolic，2003.Chapters 6。中译本：周润德等译，数字集成电路-电路、系统与设计，电子工业出版社，2004.10。第6章。,组合逻辑电路,时序逻辑电路,7.1 概述 组合逻辑与时序逻辑,组合逻辑电路的输出只与当前输入值有关（稳态下），而时序逻辑电路的输出不仅取决于当前的输入值，而且取决于前一个输入值，因此必须有保存前一个输入值的部件，即寄存器,静态CMOS逻辑电路输出-输入逻辑关系与时间无关(开关过渡期除外）利用晶体管的串-并联组合实现逻辑晶体管数多（n个扇入需要2n

3、个管子，n个NMOS，n个PMOS），占用面积大速度较慢功耗较小动态CMOS逻辑电路输出-输入逻辑关系与时间有关利用时钟和MOSFET的电荷存储特性实现逻辑晶体管数少（n个扇入需要n+2个管子，n+1个NMOS，1个PMOS），占用面积小速度较快(通过预充电，只有从输入1到0有延迟时间）功耗较大,7.1 概述 静态CMOS与动态CMOS,7.1 概述 无比逻辑与有比逻辑,7.2 静态CMOS电路 基本构成,上拉逻辑链,下拉逻辑链,7.2 静态CMOS电路 阈值电压损失,VDD,VDD 0,PDN,0 VDD,PUN,VDD,S,D,S,D,单用PUN或PDN传输逻辑，会产生阈值电压损失,7.2

4、 静态CMOS电路 PUP与PDN之间的对偶关系,实例:NAND2,7.2 静态CMOS电路 一般设计步骤,用与、或、非门构成逻辑图；利用nFET与逻辑门之间的关系（或并与串），在输出与地之间构成nFET电路；利用pFET与逻辑门之间的关系（或串与并），在输出与VDD之间构成pFET电路；nFET和pFET组合而成完整电路。,7.2 静态CMOS电路 实例1:PUP与PDN设计,7.2 静态CMOS电路 实例1:CMOS电路设计,版图方案1,版图方案2,7.2 静态CMOS电路 实例1:版图设计,7.2 静态CMOS电路 实例2:PUP与PDN设计,7.2 静态CMOS电路 实例2:版图设计,

5、7.2 静态CMOS电路 实例3,7.2 静态CMOS电路 实例4,7.2 静态CMOS电路 OAI22,7.2 静态CMOS电路 延时与输入组态有关(1),Delay is dependent on the pattern of inputsLow to high transitionboth inputs go lowdelay is 0.69 Rp/2 CLone input goes lowdelay is 0.69 Rp CLHigh to low transitionboth inputs go highdelay is 0.69 2Rn CL,7.2 静态CMOS电路 延时与输入

6、组态有关(2),A=B=10,A=1,B=10,A=1 0,B=1,time ps,Voltage V,NMOS=0.5m/0.25 mPMOS=0.75m/0.25 mCL=100 fF,规则最坏的情况发生在有尽可能多的FET串联时的情形最长的下降时间取决于最长的nFET串联链最长的上升时间取决于最长的pFET串联链步骤找到最长的nFET串联链导通时的逻辑组合，确定等效电路，计算时间参数，求出下降时间找到最长的pFET串联链导通时的逻辑组合，确定等效电路，计算时间参数，求出上升时间,7.2 静态CMOS电路 延时分析方法,反相器,NAND2,NOR2,7.2 静态CMOS电路 传播延时:估算

7、,通过pFET对CL充电时，最坏情况是只有1个pFET导通，故有,通过nFET对CL放电时，2个nFET均导通，故有,7.2 静态CMOS电路 传播延时:NAND2,下降时间tf,最坏情况：2个nFET串联 x=1，y、z只有1个为1,由nFET决定,7.2 静态CMOS电路 延时计算实例:下降时间tf,上升时间tr,最坏情况：2个pFET串联 x=1，y、z同时为0,由pFET决定,7.2 静态CMOS电路 延时计算实例:上升时间tr,7.2 静态CMOS电路 FET尺寸确定:实例1,7.2 静态CMOS电路 FET尺寸确定:实例2,OUT=D+A(B+C),7.3 镜像电路 定义,什么是镜

8、像电路？电路的nFET和pFET部分具有相同的拓扑结构nFET和pFET部分的晶体管尺寸可以有不同，以便使电特性对称,7.3 镜像电路 实现XOR的镜像电路(1),电路对称,版图结构对称,开关模型,7.3 镜像电路 实现XOR的镜像电路(2),镜像电路：2个pFET对Cp有贡献，tr较小,AOI电路：4个pFET对Cp有贡献，tr较大,7.3 镜像电路 实现XOR的镜像电路(3),7.3 镜像电路 实现XNOR的镜像电路,镜像电路实现,AOI电路实现,7.4 准nMOS电路 有比逻辑,电阻负载,有源负载,如何减少静态CMOS中的晶体管数？,准NMOS,CMOS实现低功耗和全轨输出的代价是有一半

9、的FET属于冗余管，因此占用芯片面积比nMOS和pMOS电路大，采用有比逻辑是试图找到一种折中方案,7.4 准nMOS电路 电阻负载,由N个晶体管和1个负载电阻构成逻辑摆幅为VOH=VDDVOL=RPN/(RPN+RL)直流与瞬态响应不对称存在静态功耗传播延迟为tpL=0.69RLCL,VOL要求RL大，而延迟要求RL小,7.4 准nMOS电路 准nMOS结构,7.4 准nMOS电路 准nMOS反相器:输出低电平,G,S,S,G,D,D,准nMOS的VOL与何种因素有关？,7.4 准nMOS电路 准nMOS反相器:实例,7.4 准nMOS电路 准nMOS反相器:VTC曲线,W/Lp越小（相对于

10、Wn/Ln），则VTC曲线越理想,7.4 准nMOS电路 准nMOS NAND2/NOR2,准nMOS:逻辑设计优先采用NOR门,以相对减少低电平静态CMOS:逻辑设计优先采用NAND门,以相对提高电路速度,7.4 准nMOS电路 准nMOS NAND4,准nMOS可以显著减少大扇入逻辑门的管子数量,Wp,Wn,Ln,Ln,从版图可见，Wp=Wn，但LpLn，这是准nMOS特有的情形,7.4 准nMOS电路 准nMOS AOI,比CMOS的AOI电路，FET少了许多。此版图未考虑p管和n管的面积比,7.4 准nMOS电路 使能控制改善负载,准nMOS管的上拉和下拉对PMOS管的面积要求相互冲突

11、，为避免之，可采用这种自适应负载Adaptive Load。需要加大上拉强度时，使M1导通,7.4 准nMOS电路 准nMOS特点,优点电路简单，需要FET数少，少占用芯片面积CMOS门：N个输入需要2N个FET准nMOS门：N个输入需要N+1个FET适用于版图面积受限或者扇入很大的特殊场合缺点低电平VOL与pFET和nFET的尺寸比有关（有比逻辑）存在静态功耗（输出低电平时，pFET与PDN形成导电通道）直流与开关特性非对称,7.4 准nMOS电路 DCVSL:功能,特点输入与输出信号同为双轨同时实现反相门和同相门,优点消除了静态功耗可以实现全逻辑摆幅,缺点需要双轨输入信号仍为有比逻辑设计复

12、杂,DCVSL：差分串联电压开关逻辑,差分串联电压开关逻辑（Differential Cascode Voltage Switch Logic）,7.4 准nMOS电路 DCVSL:AND-NAND,7.4 准nMOS电路 DCVSL:瞬态响应,延时321ps,延时197ps,同样面积的静态与非门的延时约为200ps,7.4 准nMOS电路 DCVSL:XOR-XNOR,PDN1和PDN2的某些FET可以共用,这种公用有利于减少面积,7.4 准nMOS电路 差分逻辑的特点,优点对于同时生成正信号和反信号而言,所需门的数量比单端门少避免了单端门实现同相逻辑时因增加反相器引起的时差问题缺点需要布置

13、的导线数量加倍,电路的拓扑结构较复杂动态功耗较高,单端门:实现同相输出需增加反相器,差分门:同时实现反相输出和同相输出,反相器延迟,7.5 C2MOS电路 时钟信号,C2MOS称为时钟控制CMOS,版图,7.5 C2MOS电路 三态反相器,7.5 C2MOS电路 C2MOS门:结构,pFET静态逻辑电路,nFET静态逻辑电路,三态输出控制,C2MOS:时钟控制CMOS电路,7.5 C2MOS电路 C2MOS门:电路,使tr,使tf,7.5 C2MOS电路 C2MOS门:版图,7.5 C2MOS电路 C2MOS门:特点,作用通过控制逻辑门的内部操作，同步通过逻辑链的数据流缺点高阻态下，电荷泄漏V

14、out不能永久保持，其保持时间必须时钟周期 时钟频率ffminVout衰减的原因：体电荷泄漏、亚阈区电流、电荷分享等,7.5 C2MOS电路 体电荷泄漏(1),输出高电平情形,7.5 C2MOS电路 体电荷泄漏(2),7.5 C2MOS电路 体电荷泄漏(3),近似情形,实际情形,7.5 C2MOS电路 亚阈区电流,与VDD有关，10-9A,kT/q=26mV(300K),7.6 动态CMOS电路 基本结构,时钟信号：控制电路的工作并实现同步,实现逻辑操作,预充电管:提供输出高电平,求值控制管:保证预充电期间无静态功耗,输出电容：包括结电容、扇出门输入电容和布线电容，保持预充电电平,7.6 动态

15、CMOS电路 基本类型,下拉n网络,上拉p网络,PDN表示下拉nFET逻辑链，PUN表示上拉nFET逻辑链。下拉n网络最为多用。用PMOS管亦能构成动态CMOS电路，但速度较慢,静态CMOS实现,动态CMOS实现,7.6 动态CMOS电路 实例:AOI门,7.6 动态CMOS电路 与静态CMOS的比较,与静态CMOS相同之处全逻辑摆幅，无比逻辑下拉网络由nMOS逻辑链构成，构成方式与静态CMOS相同无静态功耗与静态CMOS不同之处晶体管数少：只需N2个FET，而静态CMOS需2N个FET开关速度快：晶体管数少，无低至高延迟时间，负载电容小，无短路电流噪声容限小：VM、VIH、VIL均近似等于V

16、Tn，而静态CMOS近似等于VDD/2动态功耗较大：时钟电路消耗功率较大（负载电容大，翻转频度高），预充电过程需消耗电流需要时钟控制信号需要保持输出高电平：电荷泄漏、电荷分享、背栅耦合、时钟反馈等问题使输出高电平保持时间有限,7.6 动态CMOS电路 实例:NAND4(1),预充电至高电平,SPICE仿真结果：计算条件为当CLK=1时，所有的in=1,尺寸放大可减少tpre，但会增加时钟负载,7.6 动态CMOS电路 实例:NAND4(2),4输入动态CMOS的DC和AC参数,全逻辑摆幅,低噪声容限,低至高延时为0,预充电需要时间,7.6 动态CMOS电路 输入毛刺对输出的影响,图6.53左，

17、所有In联到一起,假定输入出现0VG的毛刺,求值时间很短时，输入毛刺会影响输出电平，即输入毛刺电压越大，输出电平越小,7.6 动态CMOS电路 版图:NAND3,控制门加入nFET尺寸 tf,7.6 动态CMOS电路 版图:NAND4,7.6 动态CMOS电路 信号完整性问题,电荷泄漏电荷分享电容耦合互连串扰少子电荷注入电源噪声,7.6 动态CMOS电路 电荷泄漏:问题,亚阈区漏电,漏pn结漏电,7.6 动态CMOS电路 电荷泄漏:实例,动态CMOS反相器,最后Vout的稳定电压若小于扇出逻辑门的开关阈值，就会导致错误的输出,7.6 动态CMOS电路 电荷泄漏:对策,常通上拉器件，为负载电容补

18、充电荷，尺寸较小以削弱因此而产生的有比问题及静态功耗,上拉器件仅在输出为高电平时接通，为负载电容补充电荷，无静态功耗,静态泄漏器（Static bleeder）,电平恢复器（Level Restorer）,7.6 动态CMOS电路 电荷分享:概念,电荷分享（Charge sharing）FET之间的寄生电容与负载电容分享放电电荷和充电电荷，导致输出电压衰减,时钟上升沿前：Ma、Mb均截止，CL上电荷充满，以保持其高电平时钟上升沿后：Ma导通，Mb截止，CL上的电荷在CL和CA间重新分配，使Vout有所下降,Ma,NAND2,一般在串联PDN中才会出现这种效应。在右边这个例子中，一个nFET导通

19、、一个nFET截止,7.6 动态CMOS电路 电荷分享:NAND2分析(1),7.6 动态CMOS电路 电荷分享:NAND2分析(2),C1、C2与Cout分享放电电荷,求值期,7.6 动态CMOS电路 电荷分享:NAND3分析,7.6 动态CMOS电路 电荷分享:XNOR3分析,7.6 动态CMOS电路 电荷分享:对策,为内部寄生电容预充电，但会增加面积和电容,7.6 动态CMOS电路 电容耦合:背栅耦合,动态NAND2,静态NAND2,(A,B)=(0,0)Out1=1(高阻态）,背栅耦合Backgate Coupling出现在动态电路与静态电路级联的情形中,7.6 动态CMOS电路 电容

20、耦合:时钟馈通(1),动态NAND2,静态NAND2,(A,B)=(0,0)Out1=1(高阻态）,7.6 动态CMOS电路 电容耦合:时钟馈通(2),时钟的上升沿和下降沿均会引发时钟馈通效应,7.7 多米诺逻辑 动态CMOS的串级问题,保持1,01,动态CMOS门的输入若出现10的翻转，就会导致预充电电荷的损失,要避免这种损失，应使动态CMOS门在求值时只出现01的翻转，方法是在预充电期间置所有的输入为0,10,M2,M1,在动态CMOS单元之间加1个反相器（多米诺单元）,7.8 多米诺逻辑 多米诺逻辑单元构成,在基本动态逻辑门基础上加一个静态反相器，即构成多米诺逻辑（Domino Logi

21、c）,7.8 多米诺逻辑 多米诺逻辑的级联,优点无预充电荷损失：预充电之后所有单元的输入都被置为0，故只能有01翻转抗噪声能力强：输出反相器可根据扇出来优化开关速度非常快：只有输出上升沿的延时（tpHL=0），预充电、求值时的负载电容均为内部电容抵抗电荷泄漏能力强：反相器加1个pMOS管即可构成电平恢复器缺点非反相门，难以实现诸如XOR、XNOR这样需要NOT运算的逻辑必须有时钟输出有电荷泄漏及电荷分享等寄生效应,7.8 多米诺逻辑 特点,AND2电路,OR2电路,AND3版图,多米诺逻辑门实例,7.8 多米诺逻辑 基本逻辑门,7.8 多米诺逻辑 逻辑链构成,只有当所有前级的电平转换已完成，本

22、级才会有动作。,7.8 多米诺逻辑 名称由来,7.8 多米诺逻辑 取消求值管:好处,在预充电期间，多米诺门的输入恒为0，故可取消求值管，可以减少时钟负载（为原来的1/2），并提高下拉的驱动能力（减少1个串联FET）,7.8 多米诺逻辑 取消求值管:坏处,延长预充电周期：预充电需通过逻辑链传播，仅当out1预充电完毕并使In2转为0时，out2才能开始预充电，依此类推,存在额外功耗：上拉器件和下拉器件有可能同时导通,7.8 多米诺逻辑 电荷保持电路1,7.8 多米诺逻辑 电荷保持电路2,7.8 多米诺逻辑 实现反相逻辑:重构逻辑,7.8 多米诺逻辑 实现反相逻辑:差分多米诺,A,B,Me,Mp,

23、Clk,Clk,Out=AB,A,B,Mkp,Clk,Out=AB,Mkp,Mp,1 0,1 0,on,off,优点：同时实现同相和反相逻辑，无比逻辑缺点：需要双轨信号，动态功耗较大（每个时钟周期必定有一次翻转）,AND2/NAND2门,单个逻辑门多个输出端实现多个逻辑,用于F、G间节点的预充电,7.8 多米诺逻辑 多输出多米诺逻辑:结构,用于输出节点的预充电,MODL：Multiple-output domino logic,本电路常用于超前进位加法器中,7.8 多米诺逻辑 多输出多米诺逻辑:实例,每个内部节点均需预充电需被别的逻辑调用的子逻辑置于PDN下端求值晶体管数大大减少,7.8 多米

24、诺逻辑 组合多米诺逻辑:实例,7.8 多米诺逻辑 np-CMOS:结构,In1,In2,PDN,In3,Me,Mp,Clk,Clk,Out1,In4,PUN,In5,Me,Mp,Clk,Clk,Out2(to PDN),1 11 0,0 00 1,无串级问题：n块输入只允许 0 1翻转，p块输入只允许1 0翻转速度较慢：如不增加额外的面积，p块比n块慢,预充电管,求值控制管,求值控制管,预放电管,n块,p块,nMOS下拉链,pMOS上拉链,1,C,i,1,B,1,f,A,1,A,1,V,DD,f,S,1,C,i,1,7.8 多米诺逻辑 np-CMOS:实例,2位全加器,计算进位,计算和,n块,

25、n块,p块,p块,7.8 多米诺逻辑 np-CMOS:NORA逻辑,若要将n块直接连到n块，仍需加反相器，如多米诺逻辑一样,定义单轨逻辑：输入变量0或1，输出变量0或1，单个出现双轨逻辑：输入变量、，输出变量、，成对出现举例（AND2）单轨逻辑：输入a、b，输出ab双轨逻辑：输入a、b、，输出ab、,7.9 双轨逻辑电路 定义,优点速度快；大约是单轨电路的2倍同时实现非反相逻辑和反相逻辑缺点输入、输出数加倍电路复杂，布线开销大，设计难度高,7.9 双轨逻辑电路 特点,7.9 双轨逻辑电路 DCVSL:结构,Sw1和Sw2互补，一个断开，另一个必闭合,使输出结果保持到输入发生变化时为止,差分串联

26、电压开关逻辑,逻辑与电路对称,7.9 双轨逻辑电路 DCVSL:实例,以nFET逻辑对为基本单元，堆叠形成各种逻辑,7.9 双轨逻辑电路 DCVSL:结构化设计,用nFET对构成逻辑树,7.9 双轨逻辑电路 DCVSL:结构化设计实例1,7.9 双轨逻辑电路 DCVSL:结构化设计实例2,具有3层逻辑树的动态CVSL电路,课本（上一页）,（1）列出输入端对应的层次（2）真值表为“1”对应于 通路相连接，而真值表为“0”对应于f=0的通路相连接,7.9 双轨逻辑电路 CPL:AND/NAND,保证a=0时f=0,保证全轨输出,互补传输管逻辑（Complimentary Pass transist

27、or Logic）,7.9 双轨逻辑电路 CPL:OR/XOR,电路结构相同，只是输入变量组合不同,7.9 双轨逻辑电路 CPL:NAND4,7.9 双轨逻辑电路 CPL:特点,优点电路形式简洁单元版图可以复用缺点存在阈值电压损失输入变量可能需要驱动1个以上的FET,7.10 CMOS逻辑电路比较 数据,注：数字比较以NAND4为例。,7.10 CMOS逻辑电路比较 优缺点,本章作业,课本272页9.11，9.12，9.15，9.16,7.11 多路选择器 2选1 MUX:功能描述,符号,选择端,输出端,输入端,逻辑表达式,行为描述,NAND2实现,传输门实现,传输管实现,16个FET,8个F

28、ET,但寄生电容、电阻大延迟大,8个FET，版图布线面积小，需在输出端加非门把输出高电平从VDD-VTn恢复到VDD,7.11 多路选择器 2选1 MUX:电路实现,符号,选择端,输出端,输入端,逻辑表达式,行为描述,7.11 多路选择器 4选1 MUX:功能描述,门级描述,门级实现（基于NAND）,7.11 多路选择器 4选1 MUX:门级实现,管级描述,nMOS管级实现,7.11 多路选择器 4选1 MUX:管级实现,nMOS版图,nMOS电路图,7.11 多路选择器 4选1 MUX:物理版图,7.11 多路选择器 4选1 MUX:CMOS实现,位级实现,符号,行为描述,7.11 多路选择

29、器 8bit 2选1 MUX:逻辑,用8个1bit 2:1MUX构成1个8bit2:1MUX,7.11 多路选择器 8bit 2选1 MUX:版图,n:m MUX：通过m位选择字，将n个输入中的一个选送到输出f,7.11 多路选择器 n:m 数据选择器,规律 VLSI部件的描述与实现,VLSI部件的表征方法图形描述：电路符号逻辑图电路图版图功能符号：逻辑表达式，真值表，卡诺图HDL描述：行为级，门级（结构级之一），管级（结构级之二）VLSI部件实现的多样性同一逻辑功能可以用不同的逻辑门组合来实现同一个逻辑门组合可以用不同的管级电路来实现同一个管级电路可以用不同的物理版图来实现,7.12 二进制

30、译码器 2/4译码器:定义,高电平有效,低电平有效,符号,真值表,由2个输入s1、s0的值来确定4个输出d0d1中哪一个处于高电平或低电平,高电平有效,低电平有效,逻辑表达式,行为描述,7.12 二进制译码器 2/4译码器:描述,知识复习,基本定律交换律 分配律恒等律互补律狄摩根定律（Demorgans Theorem）化简规则,布尔代数基本定律,高电平有效,7.12 二进制译码器 2/4译码器:门级实现(1),低电平有效,7.12 二进制译码器 2/4译码器:门级实现(2),输入n位控制字，使m条输出线中的一条有效（高电平有效置1，低电平有效置0），而其余m-1条输出线不受影响。,7.12

31、二进制译码器 n/m译码器,7.13 优先权译码器 8位:功能,输入,输出,假定优先权次序从高位到低位排列，则当最优先位d7为1时，输出7（用三位二进制码Q2Q0表示），然后判断次最优先位d6是否为1，若为1则输出6，否则继续判断d5，以此类推。有任何1个输入为1时，Q3=1，否则为0。,module Priority_8(Q,Q3,d);input7:0 d;output Q3;output 2:0Q;always(d)begin Q3=1;If(d7)Q=7;elseif(d6)Q=6;elseif(d5)Q=5;elseif(d4)Q=4;elseif(d3)Q=3;elseif(d2)

32、Q=2;elseif(d1)Q=1;elseif(d0)Q=0;else begin Q3=0;Q=3b000;end end Endmodule,HDL行为描述,7.13 优先权译码器 8位:描述,7.13 优先权译码器 8位:门级实现,7.13 优先权译码器 8位:管级实现,对于1个n位字，先设定各个位的优先权次序，用输出表示最高优先权的输入位的位置。,7.13 优先权译码器 n位,END,第7章 组合逻辑电路,提问题（1）,在管子尺寸、电路扇入均相同的情况下，静态CMOS电路中的与非门、或非门哪一个更快些？为什么？如果一个静态CMOS反相器的pMOS管与nMOS管的沟道尺寸一样，其上升时间和下降时间哪一个大？为什么？在管子尺寸、扇入均相同的情况下，准nMOS电路中的与非门、或非门哪一个输出低电平更低？为什么？在CMOS逻辑电路中的电路节点可能处于的逻辑状态有几种？与静态CMOS相比，动态CMOS有什么优点和缺点？时钟信号在动态CMOS电路中起什么作用？,提问题（2）,与普通的动态CMOS电路相比，多米诺逻辑有何好处？有何坏处？取消多米诺电路中的求值控制管，有何好处？有何坏处？,