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1、设计五课王西(Ext.663)xi.,深入了解 IC 内部结构,Hardware application,*课 程 大 纲*,I/O port configurationOscillatorsReset circuitAudio output:DACAudio output:PWMSomething about ESDEOS phenomenonLatch-upSome popular circuitsDebug experience,I/O port configuration,MOS场效应管,PMOS,NMOS,G,D,S,转移特性,电路符号,简化逻辑符号,电路符号,简化逻辑符号,转移特性
2、,G,S,D,ID,ID,CMOS反相器、缓冲器,逻辑符号,内部结构简图,逻辑符号,内部结构简图,缓冲器,反相器,基本的输入端口类型,Pure input,Pull-low input,Pull-high input,输入端口的特性,Input Port 一般为施密特触发器(Schmitt Trigger)结构，三个重要参数为：VT+:输入正向翻转电压；VT-:输入负向翻转电压；VH=VT+-VT-:迟滞电压。,Vo-Vi特性曲线,波形图,实例,改进的 pull-low 结构,有些IC提供了改进的Input Pull-low结构：当Control reg为High时，Pull-low特性打开，
3、高阻的Weak Pull-low Resistor(约1M)和低阻的Strong Pull-low Resistor(约100k)两者并联在Pin和VSS之间。当Input为Low时，Strong Pull-low打开，输入阻抗较低；而当Input变为High时，Strong Pull-low被禁止，此时的Weak Pull-low仅消耗较小的输入电流。这样的结构具有更好的输入噪声抑制能力。,右图反映了Input Voltage呈LowHighLow连续变化时，由Weak Pull-low Resistor和Strong Pull-low Resistor并联而成的动态电阻阻值的变化情况。,基
4、本的输出端口类型,Output Value Port Status 0 0 1 1,Output Value Port Status 0 0 1 Floating,Output Value Port Status 0 Floating 1 1,缓冲输出(Buffer),NMOS漏极开路输出(Open Drain NMOS),PMOS漏极开路输出(Open Drain PMOS),(Sink),(Send),PMOS,NMOS,NMOS,PMOS,应用举例,I2C器件连接到I2C总线,NMOS漏极开路输出在I2C总线中的应用：,SDA和SCL都是双向线路，都通过一个电流源或上拉电阻连接到正的电源
5、电压。当总线空闲时，这两条线路都是高电平，连接到总线的器件输出级必须是漏极开路或集电极开路才能执行线与的功能。,CMOS反相器的电压传输曲线,应用中需注意的问题,1.在输入端口配置成内部pull-low/pull-high的应用中，当输入信号源的内阻较大时，需注意内部pull-low/pull-high电阻的影响(此电阻的典型值：50k200k)。内部pull-low/pull-high电阻与信号源的内阻相串联，IC之input port上的实际电压为输入信号电压在内部pull-low/pull-high电阻上产生的分压，故此时IC读到的high/low状态可能不正确。,2.若使用pure i
6、nput模式时，需注意不要使此I/O pin悬浮，仅从耗电的角度来解释，其原因有二：a)从右图中CMOS反相器的电压传输曲线来看，在输入高低电平转换期间(图中A-B之间的区域)，内部PMOS或NMOS处于可变电阻区及饱和区，此时流过的电流相对较大。当I/O pin悬浮时输入电平不定，频繁地在high low之间转换，会有更多的机会进入到A-B区域，增加了IC的耗电；b)如果此I/O口是wake-up输入端口，还可能导致IC在sleep wake-up之间的频繁转换，增加IC的耗电。,3.对于输出端口，由于其内部开启的MOS管存在导通内阻，随着输出电流的增大，MOS管上的压降也将增大，I/O口实
7、际的输出电压将降低。,A,B,Oscillators,典型的振荡器,1.R-C oscillator2.CMOS Crystal oscillator,*假定所有非门在Input=VDD时输出转态。第一暂稳态(X 点电压波形下降阶段)：下降时间:3/2 VDD 1/2 VDD此阶段电容C2放电:U(t)=U(0)e t/RC1/2VDD=3/2VDD e T1/RC T1=RC ln3 第二暂稳态(X 点电压波形上升阶段)：上升时间:-1/2 VDD 1/2 VDD此阶段电容C2充电:U(t)=U()+U(0)-U()e t/RC1/2VDD=VDD+-1/2VDD-VDD e T2/RC T
8、2=RC ln3 振荡频率计算：T=T1+T2=2 RC ln3 f=1/(2 RC ln3)=1/(2100k0.11.1)=45.45 Hz,R-C振荡器分析,X,Y,-1/2VDD,1/2VDD,T1,3/2VDD,注意：实际IC 电路因有反向保护二极管，电压只会大到 VDD+0.6V 及VSS-0.6V。,0,t,U,U,t,0,T2,实用R-C振荡器,1.Rext 为镜像电流源电路之Bias电阻，决定镜像电流源电路的输出电流 Ic。2.Ic 愈大，电容 C 充电越快，时钟频率愈快。3.电容 C 由设计与制程决定。,U,VDD,VT+,VT-,t,0,Vc 及 Clock 波形详图,电
9、路示意图,Clock,Vc,初始状态：电容上没有电荷，电路从 t=0 时刻开始工作。,R-C振荡器的应用特性,工作时，一般 VB(UROSC)电压约为 1.0V1.7V之间。Sleep mode时，UROSC=VDD。ROSC 愈大，FROSC 愈慢，FROSC呈指数型下降；反之愈快。(图1)ROSC 值不变而VDD变化时，FROSC也会随之变化。(图2)一般低温时FROSC变慢。若不特别筛选，Lot.by Lot.的FROSC误差可能达到+/-20%。,(图1),(图2),CMOS晶体振荡器,CMOS 反相器线性应用，与负反馈偏置电阻R1一起构成反相小信号放大器。Crystal 与电容C1、
10、C2构成型网络，形成180度相移电路。这一正反馈支路，也构成了共鸣回路。对于振荡电路来说，必须有正反馈，且闭环增益必须大于1。电阻R1导致了负反馈，增大了放大器的开环增益需求。R1通常尽量的大，以将反馈减到最小，同时克服上电时的电流泄漏。当使用1MHz20MHz的晶体时，R1应该在1M10M的范围里。对于陶瓷共振器，R1一般用1M。,许多MCU集成了反相放大器，用来与外部晶体或陶瓷共振器一起构成皮尔斯(pierce)振荡器结构。,标准皮尔斯振荡器结构，晶体工作频率:1MHz20MHz,Crystal 应用关键参数,振荡频率精度:Crystal:+/-10ppm 100ppm.(3,5ppm 也
11、有)Resonator:+/-2,000ppm 10,000ppm串连电阻Rs;串连电感Ls;串连电容Cs;并联电容Cp:其中Rs影响振荡，Ls,Cs,Cp(7 10pF)影响精度。Typical Ref.(大概范围，详细请查供应商资料)Rs 50 k 32768Hz,Rs 1 k 2MHz Rs 150 30MHz3.Load capacitance:10pF 50pF,Rs,晶体等效电路,Ls,Cs,Cp,Crystal 应用注意事项,若32768 OSC 拉得太远，时间每天可能快几分钟；若6MHz OSC 拉得太远，就是会有3-5%工作不良等问题。系统会不时的出现问题，有时货已出到客户手
12、边才发生。网络电容(Ci,Co)的接地一定要接到IC 的GND。而不是随便、方便地接到系统地，否则容易受干扰而死机（电流回路的原理）。Ci、Co 不要因为Cost down就把它省略。否则振荡会不稳定，抗杂讯能力降低，系统不定时死机。,Ci,Co,Crystal 应用注意事项,Loop gain 最好设计大于 3。一般建议 Co=Ci 可以正常起振，有问题时可以稍微调整大Ci(Ci 2Co 范围)，可以改变一点点频率，提高一点抗杂讯能力。Ci、Co一般范围 10pF 50pF，较大值起振时间较慢(x xx ms)。32768Hz 振荡可在 inverter 输出串接一个120k的电阻，可增加其
13、稳定度，使时间更为精准。Crystal 的 Rs对起振有较大的影响，注意元件供应商的这一项规格，以32768Hz crystal而言，Rs 最好小于50 k。要振得稳，crystal 与 放大器、Ci、Co的温度系数要互补。,Crystal 应用举例,20pF40pF,某 IC 的 Real Time Clock 晶振 Crystal:32768Hz,Elan eSA 的系统时钟晶振 Crystal:4MHz,客户应用常见问题,1M 偏置电阻漏接；(有部份body为內建)为Cost down 而把 Ci 或 Co 省略；没有注意到 crystal 的元件误差，不起振或振不好就怪 IC 不良；P
14、CB layout 未按规范来走线。,Crystal 与 Resonator 之比较,Crystal Oscillator(石英晶体振荡器）:Tuning fork:低、中频段(0.1Hz 1MHz)，base tone oscillator。AT-cut:高频段(1.x MHz 1xx MHz),base tone Oscillator or Over tone Oscillator。Ceramic Resonator(陶瓷共振器）:低、中频段 3xx kHz 7x MHz,陶瓷共振器具有与石英晶体振荡器十分相似的谐振特性，可以在一些场合代替石英晶体振荡器使用。,Reset circuit,
15、基本复位电路,某 IC 的 Reset电路:Active low External pull-high,Elan EM61的 Reset电路:Active low Internal pull-high,上电时，电源上升到MCU的工作电压，在Oscillator稳定之前需要等待一段时间。因此在复位引脚上要有时间延迟。最简单的延时电路就是电阻-电容(RC)网络，在电流经过电阻时电容开始充电，一直到电平达到了能被MCU的复位电路检测到的值为止。基本复位电路如下图：,复位电路的改进,图1：Active high,图2：Active low,基本复位电路存在的问题：当IC稳定工作后，复位电容E1已充满电
16、荷，其两端电压=VCC。当电源掉电时，因复位电容仅通过复位电阻R1放电，其电压下降较慢，若当RESET端电压较高时VCC恢复而再次上电，则可能导致复位不良。此外，在Active high类型的复位电路中，当电源突然掉电时，还会在RESET端产生较高的负电压(瞬时可能达到-VCC)。改进方法是在复位电阻R1处增加一个反向并联的二极管，当电源掉电时，可加速电容的放电过程。(这一电路起作用的前提是：假设电源电路中无大电容等储能元件，当电源掉电时，VCC电压立即下降到接近于零。)同时，因二极管的箝位作用，RESET端的电压不会低于-0.6V。(如图1),用二极管来箝住复位引脚的电压是一种推荐的做法，能
17、防止供电电压过度，并且能够在掉电时令电容迅速放电。,Audio output:DAC,DAC原理浅析,电晶体基极(B)的波形,电晶体集电极(C)的波形,一个最简单的DAC音频输出电路如下：VO输出电流经Rb分流后，再经电晶体放大而推动扬声器发声。电晶体的工作点(集电极的直流偏置电压)，由VO输出电流、Rb的阻值 及 电晶体的电流放大倍数()等参数共同决定。将工作点设在1/2VDD处不易失真，但也要视具体情况而定。工作点设在1/2VDDVDD之间，有利于减小扬声器发声时的电流消耗。,Figure 1,Figure 2,Figure 3,常用的DAC输出电路,用于低阻抗扬声器的简单电路，成本低，缺
18、点是工作电流大。,特性与 Figure 1 的相似，用于高阻抗扬声器。,电路包含一个低通滤波器，可提供更好的音质，但也会消耗更大的工作电流。,Figure 4,Figure 5,Figure 6,常用的DAC输出电路,Figure 3 电路的改进版，在 sleep 模式下的电流可以由 Enable pin 加以控制。,镜像电流源模式，可控制音量，它比 Figure 1-3 的电路更稳定，且工作电流更低。,采用了一个音频放大集成电路，音质好，工作电流低，但成本更高。,工作点的调整,有些IC的调节音量方式为：在工作中由程式对VO输出电流 level 做调整，于是工作点亦会跑掉，即A点直流偏置电压可
19、能会变得过高或过低，输出声音就可能失真。,一种解决方案如图，电晶体的基极增加一个电容CB来隔离VO的直流分量。另由I/O端口(Enable)经R2、R3提供恒定的直流分量。当调节音量时，输出不会失真。不需要播音时可通过控制Enable 来关断直流偏置，以减小耗电。注：电容C1的作用是，当Enable 电平改变时，使直流偏置电压缓变，以减小 speaker 上的“啵”音。,VO,VO,Enable,Audio output:PWM,常用的PWM模式,模式1：Push-pull mode10-bit精度,应用电路,VDD,优点：电路简单，元件成本低。,常用的PWM模式,应用电路,模式2：Singl
20、e-pin double-end mode10-bit精度,优点：外部电路调节音量方便。,常用的PWM模式,应用电路,模式3：Single-pin single-end mode9-bit精度,(此模式下AUDN没有信号输出),Elan PWM简介,正数（+1+127）从PWM之VO1A输出，此时VO1B的输出在一个周期T内恒为LOW，T为PWM输出的采样周期。对于理想的PWM输出，应有a=b=，以及T=128。实际PWM输出的a、b、往往并不相等，但仍然有：T=a+b+126。与上面类似，负数（-1-127）从PWM之VO1B输出，而VO1A的输出在一个周期T内恒为LOW。当输出零（00H或
21、80H）时，VO1A与VO1B均为LOW。,PS:Standard=1 clock=250ns fosc=4MHz,(8-bit PWM,Push-pull mode),Something about ESD,什么是 ESD?,ESD:Electro-Static Discharge静电放电是两个电位不同的物体之间通过直接接触或者电场感应而引起的电荷转移。静电的形成 物体互相摩擦（人走在地毯上可累积的静电电压有可能高达 35kV RH10%，但在RH65%90%则降至1.5kV）。当元件通过强电场后，可能形成静电的累积。,ESD对电子系统的影响,ESD对电子元器件的影响：ESD未必总造成元器件
22、的完全失效，它会造成一般测试无法检测到的元器件潜在缺陷，这种“脆弱”的元器件在系统工作期间，如遇到恶劣的环境条件，就可能在现场发生失效。ESD怎样干扰系统?1.当有静电放电的发生，此放电电流产生了一个高频辐射杂讯，此杂讯可以透过电路板的铜箔走线或系统中的任何导线耦合到系统，造成系统不稳定或是丧失功能。2.有些静电放电是直接以系统为放电的标的，此放电电流可能干扰系统，也有可能造成元件永久性破坏。,评估Device ESD的模型,Human Body Mode(HBM):是模拟人体累积静电后放电到IC元件的结果。Machine Mode(MM):是模拟机器在生产作业中，接触到IC元件所可能产生的放
23、电行为。Charge Device Model(CDM):是模拟IC元件本身可能充满静电后，再接触到可放电的物体所产生的放电行为。,元件ESD level 要多少?,What ESD protection level do I need?HBMMMCDM“Okay”2kV200V1kV“Safe”4kV400V1.5kV“Super”10kV1kV2kV,系统ESD与Device ESD的不同?,System ESD与Device ESD两者评估的标的与精神是不同的：Device ESD，是评估IC在做成成品之前的生产过程所能承受ESD而不被破坏的能力。System ESD，是评估IC在做成成
24、品之后，其电子功能所能承受ESD干扰而能正常运作的能力。,System ESD VS.Device ESD,放电电流曲线与峰值不同,System ESD/I-Peak=7.5A2kV,Device ESD(HBM)/I-Peak=1.33A2kV,ESD测试严酷等级,ESD测试的严酷等级可分为五级，一般而言，客户可以接受的等级是以供货商与客户之间的商业协议而定，但是IEC对于各种不同种类的产品也制定了参考的等级。例如一般资讯、家电产品要求为 Cont.+/-4kV，Air+/-8kV。,严酷等级如下表：,ESD测试的方法,接触放电(Contact Discharge)：此测试是针对产品外表的金
25、属部分进行放电试验，其主要目的是模拟“人”在接触到产品的金属部分时可能产生静电放电，以此检验放电发生时对系统所造成的影响。一般而言玩具产品会裸露的金属部分，主要是螺丝或一些机构，所以它们实际上大部份都不会与电子电路相通，由于其净电荷容量都不多，所产生的放电量少，因此所产生出来的干扰噪声号较小，一般都不会导致系统出问题。但是有时候产品若产品设计有较大的金属体，而且该金属体又靠近IC的话，也会有机会导致系统出问题。有时候是机构设计的不恰当，让ESD经由此金属部分产生跳火现象，使ESD Pulse跳到系统板子上而造成问题。空气放电(Air Discharge)：此测试主要是仿真人体操作产品时，对一些
26、按键或缝隙，在ESD够强的情况下有可能产生隔空放电的现象，评估此类放电对产品所造成的影响。目前一些实验室的测试方法是，针对产品任何可能被接触到的表面，都会进行空气放电测试。,ESD测试结果评估,Level 1:在规格范围內，功能正常Level 2:暂时性功能劣化或丧失，但可以自行恢复Level 3:暂时性功能劣化或丧失，可由操作人员重置恢复Level 4:劣化或丧失功能，无法恢复,(重新上电可恢复),(造成永久性损伤),HBM ESD damage 举例,半成品出货到欧洲，客户每验一次货就发现20%左右不良 有问题的出货都出现在冬季，其他时间出的货不会有这么多不良。不良现象都是key1按键功能
27、错误，经分析为该 Pin遭到ESD破坏。,解法告诉客户破坏的主因及串电阻保护。,CDM ESD damage 举例,经分析，当COB生产完，装整筒时，COB之间互相摩擦而累积静电。/EN 为低位动作，所以生产测试治具是直接接到 VSS，当测试针抵到此 Pin，累积在COB上的正电荷就由基底再破坏 PMOS Gate oxide，往 pad 放电。,Gate oxide 被ESD擊穿,生产过后 约有 5%不良，而且都坏在/EN pin,解法把 VDD 测针加长，让 ESD 透过 VDD 先放掉。,VDD,ESD damage 后的元件特性,正常的I/O Port的输入特性曲线(VDD=3V)。当
28、输入电压到-0.6V时，负向的保护二极管导通，超过3.6V时，正向的保护二极管导通，其他时候输入电流都很小，约数十nA。,某样品被ESD破坏的I/O为CD2，其I/V曲线如图。可能是输入缓冲级的闸极氧化层遭到破坏，而产生漏电，而使I/O功能失常。Ileakage=10mA2.0V.,ESD防护电路之设计概念,静电放电防护电路之设计概念:许多IC内部专门设计了静电放电防护电路(ESD protection circuits)，此电路提供了ESD电流路径，以免ESD放电时，静电电流流入IC内部电路而造成损伤。人体放电模式(HBM)与机器放电模式(MM)之ESD都来自外界，所以ESD防护电路都是做在
29、PAD的旁边。在输出PAD，其输出级大尺寸的PMOS及NMOS组件本身便可当做ESD防护组件来用，但是其布局方式必须遵守Design Rules中有关ESD布局方面的规定。在输入PAD，因CMOS集成电路的输入PAD一般都是连接到MOS组件的闸极(gate)，闸极氧化层是容易被ESD所打穿，因此在输入PAD的旁边会做一组ESD防护电路来保护输入级的组件。在VDD PAD与VSS PAD的旁边也要做ESD防护电路，因为VDD与VSS脚之间也可能遭受ESD的放电。,ESD防护电路之设计考量,静电放电防护电路之设计考量:1.To provide ESD protection with efficie
30、nt discharging paths to bypass any ESD stress.2.To protect themselves against ESD damages with some degree of robustness during ESD stress.3.To pass normal I/O signals and remain inactive when the IC is in the normal operating condition.4.To cause acceptable I/O signal delays(as small as possible)be
31、cause the ESD protection circuits are added around the I/O pads.5.To offer high ESD protection capability within small layout area.6.To maintain high latch-up immunity of CMOS ICs.7.To fabricate the ESD protection circuits without adding extra steps or masks into the CMOS process.,ESD防护电路的布置,一个全芯片ES
32、D防护电路的布置如图所示。Input PAD与Output PAD要具有防护各种模式的静电放电，VDD到VSS也要有ESD防护电路。,RC-Inverter NMOS,人体放电模型(HBM)其放电波形之上升时间约为10ns，而IC在Power on时其VDD电源之电压波形上升时间约为ms量级。为了符合以上两种需求，RC之时间常数设计在次微秒至微秒之间。当一个静电波形出现在VDD电源上时，由于RC网络会产生延迟(delay)效应，图中节点Vx之电压上升的速度会较VDD来得慢，而在两者之间产生一电位差。在此同时相同的电位差亦出现在PMOS MP之闸-源极两端。当此电位差(同时也是MP PMOS之V
33、gs)大于其开启电压(Vt)时，MP即导通而将节点A之电位往上拉至接近VDD之电位。因A点即是NMOS Mn1之闸极，如此一来NMOS就会导通而以通道传导以疏散静电电流。,ESD电源箝制电路(RC-Inverter NMOS)是由一电阻电容网络(RC network)、一组反向器(inverter)以及一箝制NMOS所组成；RC网络连接到反向器之输入端，其输出端再连结到ESD箝制NMOS之闸极，如图所示。电源箝制电路平时IC运作时是不导通的，只有在ESD发生的瞬时才导通。,理论上如果Mn1之尺寸够大的话，光是靠通道传导就可以疏散掉所有的静电电流而不会使晶体管操作在崩溃(breakdown)及回
34、转(snapback)区。,RC Gate-coupled PMOS,闸极耦合技术(RC Gate-coupled PMOS)的应用，如图所示。此技术亦是利用RC网络来产生ESD箝制MOS之闸-源极电位差。,EOS phenomenon,Junction Spiking Failure(PN结击穿),什么是 EOS?,EOS:Electrical Overstress/电过载是由于瞬态脉冲导致IC的局部电路过热而产生的一种破坏，其破坏程度取决于瞬态脉冲的大小和持续时间。,1.瞬态脉冲 100s 可导致：金属熔化、邦线开路 等较严重的损伤。,瞬态脉冲的长短不同，EOS作用的后果也不同，一般以10
35、0s 来划分：,Melted Metallization Failure(金属熔化),Open Bond Wire Failure(邦线开路),EOS产生的原因,1.带电连接/移除电路的部件;2.电路板、单元之间未连接好就上电;3.AC线上噪声过大而未加滤波器;4.未加电源的情况下就输入信号;5.过高的电压，超过芯片规格的限制;6.使用了劣质的电源;7.虚焊、电路接触不良;8.测试设备没有接地。,在操作中应尽量避免上述情形，以减少EOS发生的几率。,Latch-up,由于CMOS IC的特殊结构，其内部存在着一种4层PNPN双载子(Bipolar)结构，与闸流体(SCR)相似。在正常偏压的情况
36、下，这些寄生的PNPN路径不会导通，但是在某些情况下，它会被触发而进入所谓Latch-up状态，使得此PNPN形成低阻抗通路，而造成VDD-VSS间的大电流。这一现象也称为闩锁效应。当IC进入Latch-up状态后，IC无法正常动作，甚至由于大电流而造成IC烧毁。解除Latch-up状态的唯一方法，只有移去PNPN两端的电源。Latch-up与ESD、EOS之间的关系：ESD及电压瞬变都可能引起Latch-up，而Latch-up又可能会引发EOS和器件损坏。,Latch-up 现象,CMOS寄生闸流体的结构,一个Chip內有无数个并联的寄生 PNPN 闸流体结构。若其中有一个被触发导通时，整
37、个电源将短路。,Latch-up 图解,CMOS芯片中的寄生电晶体,等效的双载子PNPN线路,Latch-up 图解,Latch-up触发的要素:寄生电晶体V-TR和L-TR必须偏压在主动区.PNP NPN 1(正回授放大).PNPN两端之电源必须能提供基本的Latch-up维持电流IH.Latch-up触发的机制:Itn URw V-TR on URs L-TR on more URw PNPN junction turn on.,Latch-up 实例,从系统的角度看Latch-up,可能触发IC Latch-up的因素 1.IC的I/O端口有超过额定的高电压(高于VDD+0.6V或者低于
38、VSS-0.6V)，而导致基底电流。2.外加电源不稳，电源的瞬间波动，由C VDD/t 产生的暂态电流。3.外加电源(VDD-VSS)过大。4.大电流输出脚，接到外部的电感性负载，产生瞬间的电动势，导致基底电流。5.射线(X射线、射线等)照射IC。,系统对策防Latch-up,保持系统电源稳定，大的 Bulk 电容，小的 decoupling，Noise by-pass 电容不可省。大电流输出 I/O，注意Layout及Loading。必要时 Power line 加串小电阻，I/O 并联 Noise by-pass 电容。Reset电路、微分电路等易产生超过额定电压的地方可增加反向的箝位二极
39、管，限制过高或过低的电压。改善电源，避免电源的阻抗过高(包括电源内阻和引出线电阻)。,避免Latch-up三原则：1.VinVDD，VoutVSS2.输入、输出电流 最高额定值3.VDD 最高额定值,IC设计中防Latch-up的考量,在IC设计中，可使用CMOS布局技术来防止Latch-up，这一技术可监控ESD等瞬变电压进入器件的各部位(器件的电源引脚、输入引脚和输出引脚等)。此外，降低电晶体(PNP和NPN)的增益，并提高Latch-up的阈值，方法是加大器件结构中P沟道Tub与P沟道漏极之间的间隔。在电源和P-tub上连接P+和N+保护环也可以降低晶体管增益，提高Latch-up的阈值
40、(图1)。防止Latch-up的其他工艺技术有：提高阱深度以减少寄生电晶体的增益；采用绝缘衬底(如蓝宝石硅)以降低tub和衬底中的电流；在每个阱下面采用埋层或外延层(图2)等。,图1：电源和P阱的保护环,图2：每个阱下面的埋层或外延层,Some popular circuits,二分频电路,时钟脉冲边沿时，Q值传到D,注：边沿检测器,每当输入一个时钟信号，Q就被置为D的原有值，同时/Q值改变(D也是如此)。而D改变时，脉冲边沿也就过去了。,同步器,电压调节器,电压调节器将采样电压与齐纳二极管电压进行比较，并用其差值来调整限流电晶体的基极电流，直到满足关系式Vsampled=Vzener+0.6
41、V为止。（这是负反馈的一个例子）,78XX电流源,电压调节器实际上是调节电流的，所以可以很方便地用来做电流源。通过调节固定电阻R1上的电压，使得通过可变负载电阻Rload的电流保持恒定。,过压保护,过压保护：必须防范由于过压造成电路毁坏。在撬棍式过压保护电路中，当电压高于齐纳击穿电压时，闸流体导通；切断设备电源后闸流体复位。同样，在箝位电路中，当电路电压超过齐纳击穿电压，箝位电路动作；不同的是，当电压恢复到正常的范围之内时，电晶体重新关断。,撬棍式过压保护,箝位电路,电晶体的偏置,通常，信号以交流耦合(通过电容器)的方式输入放大器的。注意单电源供电时，这个电路不能放大负极性的输入信号。,镜像电
42、流源,If Q1=Q2,IB1=IB2=IB.IC1=IC2=IC.1=2=1 Ir=IC1+2IB=IC1(1+2/1)=IC2(1+2/2)=Iout(1+2/)假设1，则有：Iout=Ir=(VCC-UBE)/R3,下图所示为镜像电流源(Current Mirror Source)电路，其中Q1、Q2两管特性完全一致。,可见，当参考电流Ir的大小固定时，电流源输出电流Iout也就相应恒定；Ir改变，Iout也随之改变。,AC负载控制,Digital ground,AC Line&VDD,Debug experience,客户问题处理,需对不良品、良品进行编号、功能检验、核对和保存。要保护
43、好良品，对其进行操作需格外小心。客户问题之书面分析。（不上电分析，动脑不动手）不良问题的复制。问题分析：隔离、简化、找出问题点。,不良问题复制,改变电源电压。改变 CPU 频率。调整温度高低。EV 系统模拟。善用仪器。,问题分析建言,技术为本、胆大心细。不要被客户所误导，应坚持独立思考。不要先入为主，以免将问题的分析引向歧途。不要机械地照搬规则，要注意到规则本身的局限性，并灵活运用之。眼睛所见并不总是事实，要注意测试方法的合理性、仪器本身的误差以及仪器接入后对原电路的影响。不要急于做实验，要先进行理论分析，再通过实验来验证之。不要为复杂的表面现象所困，要透过现象看到本质。不要拘泥于一些次要因素和枝节问题，要抓住问题的主要矛盾。要善于归纳总结，从繁多的实验数据中找出规律性的东西。不要只看到一次不良现象就下结论，是问题就可以反复验证，无法反复验证即是尚未找到关键因素。熟记电路基本定律，以及常用元器件的特性。实事求是，不做假资料。,The End,
