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1、1,6 存储器,存储系统的层次结构半导体存储器和只读存储器主存储器、存储器的容量扩展虚拟存储器与高速缓冲存储器,2,6.1 概述,存储系统存储器的分类及主要技术指标,3,微型机的存储系统,将两个或两个以上速度、容量和价格各不相同的存储器用硬件、软件或软硬件相结合的方法连接起来就构成存储系统。系统的存储速度接近较快的存储器，容量接近较大的存储器。,4,微型计算机系统,高速缓冲存储系统,主存储器高速缓冲存储器,虚拟存储系统,主存储器辅助存储器,5,存储器的分类,按在系统中的地位分类高速缓冲存储器、主存储器（内存）、辅助存储器（外存）按存储介质分类半导体存储器、磁表面存储器、光存储器按读写性质分类随
2、机存储器（RAM）、只读存储器（ROM）,6,6.2 半导体存储器,由能够表示“0”和“1”、具有记忆功能的一些物理器件组成。能存放一位二进制数的物理器件称为一个存储元。若干存储元构成一个存储单元。,7,6.2.1 常用半导体存储器,随机存取存储器（RAM）只读存储器（ROM）FLASH存储器（闪存）,静态RAM动态RAM,掩模ROM一次编程型ROM（PROM）可读写ROM,EPROMEEROM,6.2.2 半导体存储器的基本结构,存储矩阵地址译码器存储控制电路三态双向缓冲器,9,6.2.3 半导体随机存储器,一、静态存储器SRAM存储元由双稳电路构成，存储信息稳定。,10,典型SRAM芯片,
3、了解：主要引脚功能工作时序与系统的连接使用,11,SRAM 6264芯片,容量：8K8芯片外部引线图,12,6264芯片与系统的连接,D0D7,A0,A12,WE,OE,CS1,CS2,A0,A12,MEMW,MEMR,译码电路,高位地址信号,D0D7,系统总线,6264,+5V,13,译码电路,将输入的二进制（地址）编码变换为一个特定的输出信号，即：将输入的高位地址信号通过变换，产生一个有效的输出信号，该信号选中某一个存储器芯片，使该存储器芯片进入工作状态。参与译码的高位地址信号决定了存储器的地址范围。,14,译码方式,全地址译码部分地址译码,15,全地址译码,用全部的高位地址信号作为译码器
4、的输入存储器芯片的每一个存储单元都具有唯一的内存地址，即存储单元与地址编号是一对一的关系。,16,全地址译码例,A19,A18,A17,A16,A15,A14,A13,&,1,6264CS1,全部高位地址信号（A19-A13）都作为译码器输入。低位地址信号（A12-A0）接到6264的地址引脚。6264的地址范围=？,17,部分地址译码,用部分高位地址信号（而不是全部）作为译码器的输入存储器芯片的每一个存储单元具有多个内存地址，即存储单元与地址编号是一对多的关系。,18,部分地址译码例,A18不参加译码，从而使被选中芯片的每个单元都拥有两个地址。6264的地址范围？,A19,A17,A16,A
5、15,A14,A13,&,1,6264CS1,19,应用举例,将SRAM 6264芯片与系统连接，使其地址范围为：38000H39FFFH。使用74LS138译码器构成译码电路。,20,应用举例,D0D7,A0,A12,WE,OE,CS1,CS2,A0,A12,MEMW,MEMR,D0D7,A19,G1,G2A,G2B,C,B,A,&,&,A18,A14,A13,A17,A16,A15,+5V,Y0,系统总线,74LS138,6264,21,二、动态存储器DRAM 存储元主要由电容构成，由于电容存在的漏电现象而使其存储的信息不稳定，故DRAM芯片需要定时刷新。,刷新：最大刷新周期：DRAM全部
6、刷新一遍所允许的最大时间间隔；刷新方式：集中式刷新分布式刷新异步刷新,22,23,典型DRAM芯片2164A,2164A：64K1bit采用行地址和列地址来确定一个单元；行列地址分时传送。共用一组地址信号线地址信号线的数量仅 为同等容量SRAM芯 片的一半。,0100,0 1 0 0,COL,ROW,存储矩阵,24,2164A的内部结构,A0A7,RAS#CAS#WE#,25,工作时序,数据读出数据写入刷新，一次一行,26,只读存储器（ROM）,特点：可随机读取数据，但不能随机写入；掉电后信息不丢失,27,一、EPROM,特点：可多次编程写入；掉电后内容不丢失；内容的擦除需用紫外线擦除器。,2
7、8,典型EPROM芯片2764,8K8bit芯片，其引脚与SRAM 6264完全兼容；地址信号：A0 A12数据信号：D0 D7输出信号：OE片选信号：CE编程脉冲输入：PGM,29,2764的工作方式,数据读出编程写入擦除,标准编程方式快速编程方式,编程写入：每出现一个编程脉冲就写入一个字节数据,30,二、EEPROM,特点：可在线编程写入；掉电后内容不丢失；电可擦除。,31,工作方式,数据读出编程写入擦除,字节写入：每次写入一个字节自动页写入：每次写入一页（32字节）,字节擦除：一次擦除一个字节片擦除：一次擦除整片,32,典型EEPROM芯片,98C64A：容量8K8；13根地址线（A0
8、A12）；8位数据线（D0 D7）；输出允许信号（OE）；写允许信号（WE）；选片信号（CE）；状态输出端（READY/BUSY）。,33,三、闪速存储器（Flash）,特点：无需后备电源；可实现在线编程；编程写入及擦除速度快。,34,典型Flash芯片,28F040：容量：512K8b控制方式：利用内部状态寄存器控制芯片的工作,35,Flash的工作方式,数据读出编程写入：擦 除,读单元内容读内部状态寄存器内容读芯片的厂家及器件标记,数据写入，写软件保护,字节擦除，块擦除，片擦除擦除挂起,6.3 主存储器,主存储器的基本组成与结构主存储器的主要技术指标主存储器的容量扩展,6.3.1 主存储器
9、的基本组成与结构,存储体地址寄存器地址译码器电路读写电路数据寄存器控制线路,6.3.2 主存储器的主要技术指标,存储容量最大存取时间存取周期功耗集成度,39,6.3.3 主存储器的容量扩展,用多片存储芯片构成所需的内存容量，每个芯片在内存中占据不同的地址范围，任一时刻仅有一片（或一组）被选中。,位扩展字扩展字位扩展,40,存储器扩展技术,存储器芯片的存储容量等于：单元数每单元的位数,字节数,字长,41,位扩展,当存储器芯片的字长小于所需内存单元的字长时，则进行位扩展，使每个单元的字长满足要求。,42,位扩展例,用8片2164A（64K1位 DRAM）芯片构成64KB存储器。,A0 A15,21
10、64A,2164A,2164A,D0 D7,D0,D1,D7,A0A7,WE#RAS#CAS#,行/列地址多路转换器,地址选择,A0A7,A0A7,43,位扩展原则,将每片的地址线、控制线并联，数据线分别引出。位扩展特点：存储器的单元数不变，位数增加。,44,字扩展,地址空间的扩展。芯片每个单元中的字长满足，但单元数不满足。扩展原则：每个芯片的地址线、数据线、控制线并联，仅片选端分别引出，以实现每个芯片占据不同的地址范围。例：书上图6.32,45,字位扩展,根据内存容量及芯片容量确定所需存储芯片数；进行位扩展以满足字长要求；进行字扩展以满足容量要求。若已有存储芯片的容量为LK，要构成容量为M
11、N的存储器，需要的芯片数为：（M/L）（N/K）,46,6.4 虚拟存储器与高速缓冲存储器,虚拟存储器的概念与虚拟存储器管理方式高速缓冲存储器逻辑结构与读写操作方式,6.4.1 虚拟存储器,虚拟存储器是在主存-辅存层次结构上的进一步发展和完善。它指的是基于主存-辅存的物理结构，由负责信息划分以及主存-辅存之间信息调动的辅助硬件和操作系统中的存储管理软件所组成的存储体系。,虚拟存储器管理方式段式管理页式管理段页式管理,49,6.4.2 高速缓冲存储器（Cache）,由于CPU与主存之间在执行速度上存在较大的差异，为提高CPU的效率，并考虑到价格因素，基于程序的局部性原理，在CPU与主存之间增加的
12、高速缓冲存储器 Cache技术,50,Cache的工作原理,CPU,Cache,主 存,DB,51,Cache的命中率,Cache与内存的空间比一般为：1128CPU读取指令或数据时首先在Cache中找，若找到则“命中”，否则为“不命中”。命中率影响系统的平均存取速度 系统的平均存取速度=Cache存取速度命中率+RAM存取速度不命中率,52,Cache的读写操作,读操作写操作,贯穿读出式旁路读出式,直写式（写贯穿）缓存直写式回写式,53,贯穿读出式,CPU对主存的所有数据请求都首先送到Cache，在Cache中查找。若命中，则切断CPU对主存的请求，并将数据送出；如果不命中，则将数据请求传给
13、主存。,CPU,Cache,主 存,54,旁路读出式,CPU向Cache和主存同时发出数据请求。如果命中，则Cache将数据回送给CPU，并同时中断CPU对主存的请求；若不命中，则Cache不做任何动作，由CPU直接访问主存。,CPU,Cache,主 存,55,直写式,从CPU发出的写信号送Cache的同时也写入主存。,CPU,Cache,主 存,缓存直写式,在数据写入主存前加缓存器,CPU,Cache,主 存,缓存器,57,回写式（写更新）,数据一般只写到Cache，当Cache中的数据被再次更新时，将原更新的数据写入主存相应单元，并接受新的数据。,CPU,Cache,主 存,更新,写入,58,Cache的分级体系结构,一级Cache：容量较小二级Cache：容量稍大,
