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1、操作符类型,下表以优先级顺序列出了Verilog操作符。注意“与”操作符的优先级总是比相同类型的“或”操作符高。本章将对每个操作符用一个例子作出解释。,最高,最低,优先级,Verilog中的大小(size)与符号,Verilog根据表达式中变量的长度对表达式的值自动地进行调整。Verilog自动截断或扩展赋值语句中右边的值以适应左边变量的长度。当一个负数赋值给无符号变量如reg时，Verilog自动完成二进制补码计算,module sign_size;reg 3:0 a,b;reg 15:0 c;initial begin a=-1;/a是无符号数，因此其值为1111 b=8;c=8;/b=c
2、=1000#10 b=b+a;/结果10111截断,b=0111#10 c=c+a;/c=10111#10 c=b+a;endendmodule,算术操作符,module arithops();parameter five=5;integer ans,int;reg 3:0 rega,regb;reg 3:0 num;initial begin rega=3;regb=4b1010;int=-3;/int=11111111_1101 end initial fork#10 ans=five*int;/ans=-15#20 ans=(int+5)/2;/ans=1#30 ans=five/int
3、;/ans=-1#40 num=rega+regb;/num=1101#50 num=rega+1;/num=0100#60 num=int;/num=1101#70 num=regb%rega;/num=1#80$finish;joinendmodule,+加-减*乘/除%模,将负数赋值给reg或其它无符号变量使用2的补码算术。如果操作数的某一位是x或z，则结果为x 在整数除法中，余数舍弃 模运算中使用第一个操作数的符号,注意integer和reg类型在算术运算时的差别。integer是有符号数，而reg是无符号数。,按位操作符,module bitwise();reg 3:0 rega,r
4、egb,regc;reg 3:0 num;initial begin rega=4b1001;regb=4b1010;regc=4b11x0;end initial fork#10 num=rega joinendmodule,not&and|orxor xnor xnor,按位操作符对矢量中相对应位运算。regb=4b1 0 1 0 regc=4b1 x 1 0num=regb 位值为x时不一定产生x结果。如#50时的or计算。,当两个操作数位数不同时，位数少的操作数零扩展到相同位数。,a=4b1011;b=8b01010011;c=a|b;/a零扩展为 8b00001011,逻辑操作符,m
5、odule logical();parameter five=5;reg ans;reg 3:0 rega,regb,regc;initial begin rega=4b0011;/逻辑值为“1”regb=4b10 xz;/逻辑值为“1”regc=4b0z0 x;/逻辑值为“x”end initial fork#10 ans=rega joinendmodule,！not&and|or,逻辑操作符的结果为一位1，0或x。逻辑操作符只对逻辑值运算。如操作数为全0，则其逻辑值为false如操作数有一位为1，则其逻辑值为true若操作数只包含0、x、z，则逻辑值为x,逻辑反操作符将操作数的逻辑值取反
6、。例如，若操作数为全0，则其逻辑值为0，逻辑反操作值为1。,逻辑反与位反的对比,module negation();reg 3:0 rega,regb;reg 3:0 bit;reg log;initial begin rega=4b1011;regb=4b0000;end initial fork#10 bit=rega;/num=0100#20 bit=regb;/num=1111#30 log=!rega;/num=0#40 log=!regb;/num=1#50$finish;joinendmodule,！logical not 逻辑反 bit-wise not 位反,逻辑反的结果为一
7、位1，0或x。位反的结果与操作数的位数相同,逻辑反操作符将操作数的逻辑值取反。例如，若操作数为全0，则其逻辑值为0，逻辑反操作值为1。,一元归约操作符,module reduction();reg val;reg 3:0 rega,regb;initial begin rega=4b0100;regb=4b1111;end initial fork#10 val=joinendmodule,&and|orxor xnor xnor,归约操作符的操作数只有一个。对操作数的所有位进行位操作。结果只有一位，可以是0,1,X。,移位操作符,module shift();reg 9:0 num,num1
8、;reg 7:0 rega,regb;initial rega=8b00001100;initial fork#10 num 3;/num=00_0000_0001#20 regb 3;/regb=0000_0001#30 num 2;/rega=1111_1100#50 num1 2;/num1=00_1111_1100#60$finish;joinendmodule,逻辑右移逻辑左移,移位操作符对其左边的操作数进行向左或向右的位移位操作。第二个操作数（移位位数）是无符号数若第二个操作数是x或z则结果为x,在赋值语句中，如果右边(RHS)的结果:位宽大于左边，则把最高位截去位宽小于左边，则零
9、扩展,将左边的操作数右移右边操作数指定的位数,左移先补后移右移先移后补,建议：表达式左右位数一致,关系操作符,module relationals();reg 3:0 rega,regb,regc;reg val;initial begin rega=4b0011;regb=4b1010;regc=4b0 x10;end initial fork#10 val=regc rega;/val=x#20 val=regb=rega;/val=1#40 val=regb regc;/val=1#50$finish;joinendmodule,大于=大于等于=小于等于,其结果是1b1、1b0或1bx。
10、,无论x为何值，regbregc,rega和regc的关系取决于x,相等操作符,赋值操作符，将等式右边表达式的值拷贝到左边。,注意逻辑等与case等的差别,=,逻辑等,=,case等,=,2b1x=2b0 x 值为0，因为不相等2b1x=2b1x 值为x，因为可能不相等，也可能相等,2b1x=2b0 x 值为0，因为不相同2b1x=2b1x 值为1，因为相同,a=2b1x;b=2b1x;if(a=b)$display(a is equal to b);else$display(a is not equal to b);,a=2b1x;b=2b1x;if(a=b)$display(a is id
11、entical to b);else$display(a is not identical to b);,Case等只能用于行为描述，不能用于RTL描述。,相等操作符,逻辑等 逻辑不等,=!=,module equalities1();reg 3:0 rega,regb,regc;reg val;initial begin rega=4b0011;regb=4b1010;regc=4b1x10;end initial fork#10 val=rega=regb;/val=0#20 val=rega!=regc;/val=1#30 val=regb!=regc;/val=x#40 val=reg
12、c=regc;/val=x#50$finish;joinendmodule,其结果是1b1、1b0或1bx。如果左边及右边为确定值并且相等，则结果为1。如果左边及右边为确定值并且不相等，则结果为0。如果左边及右边有值不能确定的位，但值确定的位相等，则结果为x。!=的结果与=相反,值确定是指所有的位为0或1。不确定值是有值为x或z的位。,相等操作符,相同(case等)不相同(case不等),=!=,module equalities2();reg 3:0 rega,regb,regc;reg val;initial begin rega=4b0011;regb=4b1010;regc=4b1x1
13、0;end initial fork#10 val=rega=regb;/val=0#20 val=rega!=regc;/val=1#30 val=regb=regc;/val=0#40 val=regc=regc;/val=1#50$finish;joinendmodule,其结果是1b1、1b0或1bx。如果左边及右边的值相同（包括x、z)，则结果为1。如果左边及右边的值不相同，则结果为0。!=的结果与=相反,综合工具不支持,条件操作符,条件,?:,module likebufif(in,en,out);input in;input en;output out;assign out=(e
14、n=1)?in:bz;endmodulemodule like4to1(a,b,c,d,sel,out);input a,b,c,d;input 1:0 sel;output out;assign out=sel=2b00?a:sel=2b01?b:sel=2b10?c:d;endmodule,如果条件值为x或z，则结果可能为x或z,条件操作符,条件操作符的语法为：=?:,registger=condition?true_value:false_value；,其意思是：if condition is TRUE,then LHS=true_expression,else LHS=false_ex
15、pression,每个条件操作符必须有三个参数，缺少任何一个都会产生错误。最后一个操作数作为缺省值。,上式中，若condition为真则register等于true_value；若condition为假则register等于false_value。一个很有意思的地方是，如果条件值不确定，且true_value和false_value不相等，则输出不确定值。,例如：assign out=(sel=0)?a:b;,若sel为0则out=a；若sel为1则out=b。如果sel为x或z，若a=b=0，则out=0；若ab，则out值不确定。,复制,复制,复制一个变量或在 中的值,module rep
16、licate();reg 3:0 rega;reg 1:0 regb,regc;reg 7:0 bus;initial begin rega=4b1001;regb=2b11;regc=2b00;end initial fork#10 bus=4 regb;/bus=11111111/regb is replicated 4 times.#20 bus=2 regb,2 regc;/bus=11110000.regc and regb are each/replicated,and the resulting vectors/are concatenated together#30 bus=4
17、 rega1,rega;/bus=00001001.rega is sign-extended#40$finish;joinendmodule,前两个 符号之间的正整数指定复制次数。,复习,行为描述,行为级描述是对系统的高抽象级描述。在这个抽象级，注重的是整个系统的功能而不是实现。Verilog有高级编程语言结构用于行为描述，包括：wait,while,if then,case和foreverVerilog的行为建模是用一系列以高级编程语言编写的并行的、动态的过程块来描述系统的工作。,过程(procedural)块,过程块是行为模型的基础。过程块有两种：initial块，只能执行一次alway
18、s块，循环执行过程块中有下列部件过程赋值语句：在描述过程块中的数据流高级结构（循环，条件语句）：描述块的功能时序控制：控制块的执行及块中的语句。,第11章 行为建模,学习内容：行为建模的基本概念Verilog中高级编程语言结构如何使用连续赋值,过程赋值(procedural assignment),在过程块中的赋值称为过程赋值。在过程赋值语句中表达式左边的信号必须是寄存器类型（如reg类型）在过程赋值语句等式右边可以是任何有效的表达式，数据类型也没有限制。如果一个信号没有声明则缺省为wire类型。使用过程赋值语句给wire赋值会产生错误。,module adder(out,a,b,cin);i
19、nput a,b,cin;output 1:0 out;wire a,b,cin;reg half_sum;reg 1:0 out;always(a or b or cin)begin half_sum=a b cin;/OK half_carry=a endendmodule,half_carry没有声明,过程时序控制,在过程块中可以说明过程时序。过程时序控制有三类：简单延时(#delay)：延迟指定时间步后执行边沿敏感的时序控制：()在信号发生翻转后执行。可以说明信号有效沿是上升沿(posedge)还是下降沿(negedge)。可以用关键字or指定多个参数。电平敏感的时序控制：wait()
20、直至expr值为真时（非零）才执行。若expr已经为真则立即执行。,module wait_test;reg clk,waito,edgeo;initial begininitial begin clk=0;edgeo=0;waito=0;endalways#10 clk=clk;always(clk)#2 edgeo=edgeo;always wait(clk)#2 waito=waito;endmodule,简单延时,在test bench中使用简单延时（#延时）施加激励，或在行为模型中模拟实际延时。,module muxtwo(out,a,b,sl);input a,b,sl;outpu
21、t out;reg out;always(sl or a or b)if(!sl)#10 out=a;/从a到out延时10个时间单位 else#12 out=b;/从b到out延时12个时间单位endmodule,在简单延时中可以使用模块参数parameter:module clock_gen(clk);output clk;reg clk;parameter cycle=20;initial clk=0;always#(cycle/2)clk=clk;endmodule,边沿敏感时序,时序控制可以用在RTL级或行为级组合逻辑或时序逻辑描述中。可以用关键字posedge和negedge限定信
22、号敏感边沿。敏感表中可以有多个信号，用关键字or连接。,module reg_ adder(out,a,b,clk);input clk;input 2:0 a,b;output 3:0 out;reg 3:0 out;reg 3:0 sum;always(a or b)/若a或b发生任何变化，执行#5 sum=a+b;always(negedge clk)/在clk下降沿执行 out=sum;endmodule,注：事件控制符or和位或操作符|及逻辑或操作符|没有任何关系。,wait语句,wait用于行为级代码中电平敏感的时序控制。下面 的输出锁存的加法器的行为描述中，使用了用关键字or的边
23、沿敏感时序以及用wait语句描述的电平敏感时序。,module latch_adder(out,a,b,enable);input enable;input 2:0 a,b;output 3:0 out;reg 3:0 out;always(a or b)begin wait(!enable)/当enable为低电平时执行加法 out=a+b;endendmodule,注：综合工具还不支持wait语句。,命名事件(named event),在行为代码中定义一个命名事件可以触发一个活动。命名事件不可综合。,module add_mult(out,a,b);input 2:0 a,b;output
24、 3:0 out;reg 3:0 out;/*define events*event add,mult;always(a or b)if(a b)-add;/*trigger event*else-mult;/*trigger event*/*respond to an event trigger*always(add)out=a+b;/*respond to an event trigger*always(mult)out=a*b;endmodule,在例子中，事件add和mult不是端口，但定义为事件，它们没有对应的硬件实现。是一种数据类型，能在过程块中触发一个使能。在引用前必须声明 没有
25、持续时间，也不具有任何值 只能在过程块中触发一个事件。-操作符用来触发命名事件。a大于b，事件add被触发，控制传递到等待add的always块。如果a小于或等于b，事件mult被触发，控制被传送到等待mult的always块。,行为描述举例,在上面的例子中发生下面顺序的事件：等待set=1，忽略时刻10的clk的posedge。等待下一个clk的posedge，它将在时刻30发生。等待3个时间单位，在时刻33（30+3）置q=1。等待10个时间单位，在时刻43（33+10）置q=0。等待在时刻48发生的set=0。等待在时刻70发生且与clk的上升沿同时发生的set=1。等待下一个上升沿。时
26、刻70的边沿被忽略，因为到达该语句时时间已经过去了，如例子所示，clk=1。重要内容：在实际硬件设计中，事件6应该被视为一个竞争（race condition）。在仿真过程中，值的确定倚赖于顺序，所以是不可预测的。这是不推荐的建模类型。,always wait(set)begin(posedge clk)#3 q=1;#10 q=0;wait(!set);end,竞争,RTL描述举例,module dff(q,qb,d,clk);output q,qb;input d,clk;reg q,qb;always(posedge clk)begin q=d;qb=d;endendmodule,下面的
27、RTL例子中只使用单个边沿敏感时序控制。,块语句,块语句用来将多个语句组织在一起，使得他们在语法上如同一个语句。块语句分为两类：顺序块：语句置于关键字begin和end之间，块中的语句以顺序方式执行。并行块：关键字fork和join之间的是并行块语句，块中的语句并行执行。,Fork和join语句常用于test bench描述。这是因为可以一起给出矢量及其绝对时间，而不必描述所有先前事件的时间。,块语句（续）,在顺序块中，语句一条接一条地计算执行。在并行块中，所有语句在各自的延迟之后立即计算执行。,begin#5 a=3;#5 a=5;#5 a=4;end,fork#5 a=3;#15 a=4;
28、#10 a=5;join,上面的两个例子在功能上是等价的。Fork-join例子里的赋值故意打乱顺序是为了强调顺序是没有关系的。注意fork-join块是典型的不可综合语句，并且在一些仿真器时效率较差。,延迟赋值语句,begin temp=b;(posedge clk)a=temp;end,a=(posedge clk)b;,语法：LHS=RHS;时序控制延迟的是赋值而不是右边表达式的计算。在延迟赋值语句中RHS表达式的值都有一个隐含的临时存储。可以用来简单精确地模拟寄存器交换和移位。,等价语句,LHS:Left-hand-sideRHS:Right-hand-side,延迟赋值语句,begi
29、n a=#5 b;b=#5 a;#10$diplay(a,b);end,fork a=#5 b;b=#5 a;#10$diplay(a,b);join,在左边的例子中，b的值被立即采样（时刻0），这个值在时刻5赋给a。a的值在时刻5被采样，这个值在时刻10赋给b。注意，另一个过程块可能在时刻0到时刻5之间影响b的值，或在时刻5到时刻10之间影响a的值。在右边的例子中，b和a的值被立即采样（时刻0），保存的值在时刻5被赋值给他们各自的目标。这是一个安全传输。注意，另一个过程块可以在时刻0到时刻5之间影响a和b的值。,并行语句在同一时间步发生，但由仿真器在另外一个时间执行。在下面的每个例子中，a和
30、b的值什么时候被采样？在下面的每个例子中，什么时候给a和b赋值？,b值拷贝到a然后回传,a和b值安全交换,阻塞赋值与非阻塞赋值,阻塞赋值与非阻塞赋值,阻塞赋值与非阻塞赋值,阻塞赋值与非阻塞赋值,阻塞赋值与非阻塞赋值,阻塞赋值与非阻塞赋值,阻塞赋值与非阻塞赋值,条件语句（if分支语句）,可以多层嵌套。在嵌套if序列中，else和前面最近的if相关。为提高可读性及确保正确关联，使用beginend块语句指定其作用域。,always#20 if(index 0)/开始外层 if if(rega regb)/开始内层第一层 if result=rega;else result=0;/结束内层第一层 i
31、f else if(index=0)begin$display(Note:Index is zero);result=regb;end else$display(Note:Index is negative);,if 和 if-else 语句：,描述方式：if(表达式）begin end else begin end,条件语句（case分支语句）,case语句：,在Verilog中重复说明case项是合法的，因为Verilog的case语句只执行第一个符合项。,条件语句-case语句,case语句是测试表达式与另外一系列表达式分支是否匹配的一个多路条件语句。,Case语句进行逐位比较以求完全匹
32、配（包括x和z）。Default语句可选，在没有任何条件成立时执行。此时如果未说明default，Verilog不执行任何动作。多个default语句是非法的。,重要内容：使用default语句是一个很好的编程习惯，特别是用于检测x和z。Casez和casex为case语句的变体，允许比较无关(dont-care）值。case表达式或case项中的任何位为无关值时，在比较过程中该位不予考虑。在casez语句中，?和 z 被当作无关值。在casex语句中，?，z 和 x 被当作无关值。,case,：赋值语句或空语句；,：赋值语句或空语句；default：赋值语句或空语句；,case语法：,循环(
33、looping)语句,有四种循环语句：repeat：将一块语句循环执行确定次数。repeat(次数表达式）while：在条件表达式为真时一直循环执行 while(条件表达式）forever：重复执行直到仿真结束 forever for：在执行过程中对变量进行计算和判断，在条件满足时执行 for(赋初值；条件表达式；计算）,循环(looping)语句-repeat,repeat：将一块语句循环执行确定次数。repeat(次数表达式）语句,为什么要说明一个shift_opb变量？,循环(looping)语句,while：只要表达式为真(不为0)，则重复执行一条语句(或语句块),.reg clk;i
34、nitial begin clk=0;forever begin#10 clk=1;#10 clk=0;endend.,循环(looping)语句,forever：一直执行到仿真结束 forever应该是过程块中最后一条语句。其后的语句将永远不会执行。forever语句不可综合，通常用于test bench描述。,这种行为描述方式可以非常灵活的描述时钟，可以控制时钟的开始时间及周期占空比。仿真效率也高。,循环(looping)语句,for：只要条件为真就一直执行 条件表达式若是简单的与0比较通常处理得更快一些。但综合工具可能不支持与0的比较。,行为级零延时循环,当事件队列中所有事件结束后仿真器
35、向前推进。但在零延时循环中，事件在同一时间片不断加入，使仿真器停滞后那个时片。在下面的例子中，对事件进行了仿真但仿真时间不会推进。当always块和forever块中没有时序控制时就会发生这种事情。,module comparator(out,in1,in2);output 1:0 out;input 7:0 in1,in2;reg 1:0 out;always if(in1=in2)out=2b00;else if(in1 in2)out=2b01;else out=2b10;initial#10$finish;endmodule,持续赋值(continuous assignment),可以
36、用持续赋值语句描述组合逻辑，代替用门及其连接描述方式。持续赋值在过程块外部使用。持续赋值用于net驱动。持续赋值只能在等式左边有一个简单延时说明。只限于在表达式左边用#delay形式持续赋值可以是显式或隐含的。语法：#delay strength=;,wire out;assign out=a/隐含,持续赋值(continuous assignment)(续),持续赋值的例子,持续赋值(continuous assignment)(续),隐含或显式赋值给任何net类型赋值给矢量net的位或部分赋值设置延时设置强度用级联同时给几个net类变量赋值使用条件操作符使用用户定义的函数的返回值可以是任意
37、表达式，包括常数表达式,in的值赋给o1，但其每位赋值的强度及延迟可能不同。如果o1是一个标量（scalar）信号，则其延迟和前面的条件缓冲器上的门延迟相同。对向量线网（net）的赋值上的延迟情况不同。0赋值使用下降延迟，Z赋值使用关断延迟，所有其他赋值使用上升延迟。上面的例子显示出持续赋值的灵活性和简单性。持续赋值可以：,持续赋值(continuous assignment)(续),从上面的例子可以看出，持续赋值的功能很强。可以使用条件操作符，也可以对一个net多重赋值(驱动)。在任何时间里只有一个赋值驱动MUX2到一个非三态值。如果所有驱动都为三态，则mux2缺省为一个上拉强度的1值。,任
38、务,将一个代码段编成任务，可以在不同位置调用此任务，方便编程任务定义：task task_name;endtask,任务实例,task Reverse_Bits;/task端口说明 input 7:0 Din;output 7:0 Dout;integer K;/task结构描述 begin for(K=0;K8;K=K+1)Dout7-K=DinK;end/task结束 endtask,任务调用,调用任务 Reverse_Bits(Data,Result);task可以有传递参数，也可以没有,函数,与任务类似，但是必须要有函数返回值。函数定义 function function_name;i
39、nput input_signals;function_name=;endfunction,函数实例,function 7:0 Reverse_bits;/function端口说明 input 7:0 Din;integer K;/function功能描述 begin for(K=0;K8;K=K+1)Reverse_Bits7-K=DinK;end/function结束 endfunction,case,在case语句缺少default的情况下，也可能会引入latch。例：always(Sel1:0 a or b)case(Sel1:0)b00:q=a;b01:q=b;default:q=b
40、0;endcase,模块（module）是Verilog 的基本描述单位，用于描述某个设计的功能或结构及与其他模块通信的外部端口。模块在概念上可等同一个器件就如我们调用通用器件（与门、三态门等）或通用宏单元（计数器、ALU、CPU）等，因此，一个模块可在另一个模块中调用。一个电路设计可由多个模块组合而成，因此一个模块的设计只是一个系统设计中的某个层次设计，模块设计可采用多种建模方式。,module counter_4_bit(clk,counter_out);output 3:0 counter_out;input clk;reg 3:0 counter_out;always(posedge
41、clk)begin if(counter_out=4b1111)counter_out=4b0000;elsecounter_out=counter_out+4b0001;endendmodule,数据流描述,数据流的建模方式就是通过对数据流在设计中的具体行为的描述的来建模。最基本的机制就是用连续赋值语句。在连续赋值语句中，某个值被赋给某个线网变量（信号），语法如下：assign delay net_name=expression;如：assign#2 A=B；在数据流描述方式中，还必须借助于HDL提供的一些运算符，如按位逻辑运算符：逻辑与（&)，逻辑或（|）等。,module num1_1(
42、a,b,c,y);output y;input a;input b;input c;assign y=!(a endmodule,行为描述,主要使用下面两种过程语句来描述一个模型:initial语句:在一个模型中,此语句只执行一次always语句:在一个模型中,此语句只执行一次,行为描述,module subtracter_1(X,Y,BIN,D,BOUT);output D;output BOUT;input X;input Y;input BIN;reg BOUT;/行为描述方式/*reg D;,always(X or Y or BIN)begin D=X Y BIN;BOUT=(X)/门
43、电路always(X or Y or BIN)/行为描述方式,结构化描述,结构化的建模方式就是通过对电路结构的描述来建模，即通过对器件的调用（HDL概念称为例化），并使用线网来连接各器件的描述方式。这里的器件包括Verilog HDL的内置门如与门and，异或门xor等，也可以是用户的一个设计。结构化的描述方式反映了一个设计的层次结构。,结构化描述,module FA_struct(A,B,Cin,Sum,Count);input A;input B;input Cin;output Sum;output Count;wire S1,T1,T2,T3;/-statements-/xor x1(
44、S1,A,B);xor x2(Sum,S1,Cin);and A1(T3,A,B);and A2(T2,B,Cin);and A3(T1,A,Cin);or O1(Cout,T1,T2,T3);endmodule,结构化描述,module subtracter_4(X,Y,BIN,D,BOUT);output 3:0 D;output BOUT;input 3:0 X;input 3:0 Y;input BIN;reg 3:0 D;reg BOUT;wire wire_1;wire wire_2;wire wire_3;,结构化描述,subtracter_1 U1(.X(X3),.Y(Y3),
45、.BIN(wire_3),.D(D3),.BOUT(BOUT),U2(.X(X2),.Y(Y2),.BIN(wire_2),.D(D2),.BOUT(wire_3),U3(.X(X1),.Y(Y1),.BIN(wire_1),.D(D1),.BOUT(wire_2),U4(.X(X0),.Y(Y0),.BIN(BIN),.D(D0),.BOUT(wire_1);endmodule,混合设计描述,混合设计是将上述的数据流的描述方式、行为方式、结构化描述方式混合起来使用。在设计中，可以含有连续赋值的语句、always语句 initial语句 内置门原语开关级原语 和用户自定义的原语和模块化实例语句,混合设计描述,module subtracter_1(X,Y,BIN,D,BOUT);output D;output BOUT;input X;input Y;input BIN;reg BOUT;/行为描述方式/*reg D;always(X or Y or BIN)begin D=X Y BIN;BOUT=(X)end*/,/混合描述方式wire S1;xor U1(S1,X,Y);/门电路always(X or Y or BIN)/行为描述方式begin BOUT=(X)/数据流描述方式endmodule,End,
