数字电子系统的设计.ppt

《数字电子系统的设计.ppt》由会员分享，可在线阅读，更多相关《数字电子系统的设计.ppt（75页珍藏版）》请在三一办公上搜索。

1、第三章 数字电路子系统的设计,3.1 数字系统概述3.2 采用可编程逻辑器件的数字系统设计,3.1 数字系统概述,定义：数字电路系统简称数字系统。含有控制电路（或称控制器）和受控电路（或称数据处理器）的数字电路成为数字系统。数字系统分类：1）同步数字系统 2）异步数字系统,数字系统和数字器件,数字电子系统：简称为数字系统。是可以完成某种（或多种）特定的、功能不单一的一种电子系统。数字器件：即数字IC芯片。是构成数字系统的基本部件，是数字系统的“元素”或“细胞”。一个数字电子设备，小到一个数字电子钟，大到一台数控车床或超级计算机，都是一个“数字电子系统”。,数字系统与数字器件的主要区别,数字系统

2、一般应包含某种控制器及受控单元，且功能不单一。例如：一个大规模集成的数字存储器，一般被认为是一个数字器件而非一个数字系统。而一个数字电子钟，芯片集成度并不一定很高，但它却是一个数字系统。不仅包含有受控单元（如计数器），也有控制器（如分频控制电路、校时、预置电路等）。并不仅仅只看系统是否相当复杂及芯片集成度的高低。,声音处理系统,数字器件,单片机控制的数字芯片,数字系统模型,数字系统模型如图：,数字系统模型,各种信号要注意与系统时钟同步所有的输入输出信号分为两种：1）与控制器有关的信号；2）与受控器有关的信号,（1）控制器（控制电路）：由记录当前逻辑状态的时序电路和进行逻辑运算的组合电路组成。（

3、2）受控器（数字处理器）：由一些组合电路和时序电路组成。,数字系统设计特点,逻辑设计为主，电参数设计为辅。状态量少，信号传输通道多。数字系统有规范的设计方法。子系统的设计与器件的发展密切相关。,数字集成电路（器件）,数字电路：对数字信号进行算术运算和逻辑运算的电路。数字集成电路：在一块半导体基片上，把众多的数字电路基本单元制作在一起形成的数字电路。数字集成电路按集成度分 每块包含基本元件数小规模集成电路SSIC，10 100个；中规模集成电路MSIC，100 1000个；大规模集成电路LSIC，1000 10000个；超大规模集成电路VLSIC，10000个以上。,数字集成器件的分类,按逻辑功

4、能的特点分类：（1）通用型：具有很强的通用性，逻辑功能较简单，且固定不变。（2）专用型：即专用集成电路ASIC（Application Specific Integrated Circuit），为某种专门用途而设计的集成电路。数字系统发展与数字器件和集成技术的发展息息相关。,摩尔定律（Moores law）：每18个月，芯片集成度提高1倍，功耗下降一半。,集成芯片（IC）,最具有代表性的IC芯片：微控制芯片（MCU，Micro Control Unit）可编程逻辑器件（PLD，Programmable Logic Device）数字信号处理器（DSP，Digital Signal Proces

5、sor）大规模存储芯片（RAM/ROM，Random Access Memory/Read Only Memory）光电集成芯片（OEIC，Optical Electronic IC）,这些器件构成了现代数字系统的基石,数字电路设计方法向软件化和自动化方向发展。,数字系统设计步骤,数字系统设计步骤,1）分析确定系统功能 明确系统的任务，达到的技术性能、精度指标、输入输出关系、应用环境等等2）确定系统方案 关键逻辑电路，指标验证 3）设计系统框图 先总体后部分,数字系统设计步骤,4）逻辑功能划分分为信息处理和控制电路两部分5）信息处理电路的设计根据信息处理电路的功能将其分为若干功能模块，画出框图

6、。6）控制电路设计 常用控制电路：移位型控制器、计数型控制器、微处理器,数字系统设计步骤,7）系统电路的综合与优化（具体设计）注意问题：以信息流通路径为主线和电路简化 器件间或电路间的电平配合 空闲端处理CMOS门的并联应用 信号配合,数字系统设计步骤,8）系统性能测试 系统故障诊断与排除 系统功能测试 系统性能指标测试 9）撰写设计文件 系统详尽的软硬件资料 器件清单 效能与性能测试结果 使用说明书等,传统数字系统的设计,基于电路板采用固定功能器件（通用型器件），通过设计电路板来实现系统功能写出真值表或状态表推出逻辑表达式化简逻辑电路图用小规模逻辑器件来实现,特点,采用自下而上（Bottom

7、 Up）的设计方法采用通用型逻辑器件堆积方式在系统硬件设计的后期进行仿真和调试 主要设计文件是电路原理图,现代数字系统的设计,基于芯片PLD，利用EDA开发工具，通过芯片设计来实现系统功能。,计算机,+,EDA软件,空白PLD,+,数字系统,通常采用自上而下（Top Down）的设计方法采用可编程逻辑器件 在系统硬件设计的早期进行仿真主要设计文件是用硬件描述语言编写的源程序降低了硬件电路设计难度,特点,自行定义器件内部的逻辑和引脚,写出真值表或状态表 EDA开发工具自动进行逻辑综合 模拟仿真编程下载到PLD中,数字系统的两种设计方法比较,数字系统的设计,1.自上而下的设计（Top Down）,

8、占据主导地位,辅助的设计手段,功能模块划分,子模块设计,若仿真未通过，则需修改设计！,2.自下而上的设计（Bottom Up）设计基本单元构成子模块子系统系统,抗干扰措施,干扰源及其对系统的耦合方式(1)近场电磁感应干扰(2)远场电磁辐射干扰(3)供电线路馈入的干扰(4)数字集成电路内部尖峰电流的干扰,(5)信号在场传输线上因阻抗不匹配引起反射而造成的干扰(6)公共供电所引起的干扰,形成干扰的基本要素,（1）干扰源，指产生干扰的元件、设备或信号，用数学语言描述如下：du/dt，di/dt大的地方就是干扰源。如：雷电、继电器、可控硅、电机、高频时钟等都可能成为干扰源。（2）传播路径，指干扰从干扰

9、源传播到敏感器件的通路或媒介。典型的干扰传 播路径是通过导线的传导和空间的辐射。（3）敏感器件，指容易被干扰的对象。如：A/D、D/A变换器，单片机，数字IC，弱信号放大器等。,抗干扰设计的基本原则是：抑制干扰源，切断干扰传播路径，提高敏感器件的抗干扰性能,抑制干扰源,（1）继电器线圈增加续流二极管，增加二极管后继电器在单位时间内可动作更多的次数。（2）在继电器接点两端并接火花抑制电路（一般是RC串联电路，电阻一般选几K到几十K，电容选0.01uF），减小电火花影响。（3）给电机加滤波电路，注意电容、电感引线要尽量短。（4）电路板上每个IC要并接一个0.01F0.1F高频电容。注意高频电容的布

10、线，连线应靠近电源端并尽量粗短，否则，等于增大了电容的等效串联电阻，会影响滤波效果。（5）布线时避免90度折线，减少高频噪声发射。（6）可控硅两端并接RC抑制电路，减小可控硅产生的噪声。,切断干扰传播路径,（1）充分考虑电源对控制器的影响。比如，可以利用磁珠和电容组成形滤波电路。（2）注意晶振布线。晶振与单片机引脚尽量靠近，用地线把时钟区隔离起来，晶振外壳接地并固定。（3）电路板合理分区，如强、弱信号，数字、模拟信号。尽可能把干扰源（如电机，继电器）与敏感元件（如单片机）远离。（4）用地线把数字区与模拟区隔离，数字地与模拟地要分离，最后在一点接于电源地。（5）单片机和大功率器件的地线要单独接地

11、，以减小相互干扰。大功率器件尽可能放在电路板边缘。,提高敏感器件的抗干扰性能,（1）布线时尽量减少回路环的面积，以降低感应噪声。（2）布线时，电源线和地线要尽量粗。除减小压降外，更重要的是降低耦合噪声。（3）对于单片机闲置的I/O口，不要悬空，要接地或接电源。其它IC的闲置端在不改变系统逻辑的情况下接地或接电源。（4）对单片机使用电源监控及看门狗电路。（5）在速度能满足要求的前提下，尽量降低单片机的晶振和选用低速数字电路。（6）IC器件尽量直接焊在电路板上，少用IC座。,常用抗干扰措施,(1)开关去抖,抗干扰措施,(2)利用LC低通滤波器抑制电源窜入干扰,(3)电磁屏蔽(4)改善直流电源质量,

12、抗干扰措施,(5)妥善地处理好接地(6)抑制器件的尖峰电流(7)尽量采用CMOS器件(8)采用新型低功耗元器件,3.2 可编程逻辑器件的数字系统设计方法,数字系统的设计过程：系统级设计、电路级设计、芯片级设计、电路板级设计。,数字系统设计基本方法：自底向下设计法、自顶向下设计法、模块设计法等。顶是系统的功能，向下表示将系统分割成若干功能模块。,PLD按集成度分类,ALTERA 产品：MAX3000/7000、FELX6K/10K、APEX2、Cyclone、Stratix等。开发工具MAX+PLUS II。XILINX FPGA的发明者，产品：XC9500/4000、Spartan、Verte

13、x等系列，开发软件为ISE。全球PLD/FPGA产品60%以上是由Altera和Xilinx提供的。Lattice Lattice是ISP（In-System Programmability）技术的发明者。ACTEL 反熔丝（一次性烧写）PLD的领导者。由于反熔丝PLD抗辐射、耐高低温、功耗低、速度快，所以在军品和宇航级上有较大优势。ATMEL 中小规模PLD，有与Altera和Xilinx兼容的芯片，多用在低端产品上。,PLD的发展及现状,PLD的设计步骤,设计输入,原理图输入使用元件符号和连线等描述直观，设计大规模的数字系统时则显得繁琐HDL语言输入逻辑描述功能强成为国际标准，便于移植波形

14、输入根据系统信号的波形，得出产生这些波形的电路。原理图与HDL的联系与高级语言与汇编语言的关系类似。,设计处理,优化和综合优化：简化逻辑，去除冗余项，减少设计所耗的资源综合：将模块化设计的多个文件合为一个网表映射把设计分为适合器件内部逻辑资源的逻辑块布局与布线将分割的逻辑块放到器件内部逻辑资源的具体位置，并利用布线资源完成各功能块之间的连接生成编程文件生成器件编程使用的数据文件,模拟仿真,功能仿真不考虑信号传输和器件的延时，信号的逻辑关系。时序仿真考虑信号传输和器件的延时，得到信号的真实时序逻辑关系（波形）。在线验证使器件在线运行，测试结果是否正确。,在系统编程技术ISPIn System P

15、rogram,典型PLD电路板,组合逻辑电路的设计,数字系统的基本电路分为：组合逻辑电路和时序逻辑电路。组合逻辑电路的特点：任意时刻的输出只取决于该时刻的输入、与电路原来的状态无关。常用的组合逻辑电路有：译码器、编码器、数据选择器、加法器、减法器、比较器,组合逻辑电路的特点,当某一时刻同时有一个以上的信号发生变化时容易产生毛刺,组合逻辑电路的设计,用VHDL设计组合逻辑电路 1）8线-3线优先编码器,组合逻辑电路的设计,用VHDL进行设计的源文件：LIBRARY IEEE；USE IEEE STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE

16、IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY coder8_3 IS PORT(A:IN STD_LOGIC_VECTOR(7DOWNTO 0);EN:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END coder8_3;ARCHITECTURE behave OF coder8_3 IS,组合逻辑电路的设计,BEGIN PROCESS(EN,A)BEGIN IF EN=1 THEN Y=“111”;ELSE A=“11111111”THEN Y=“111”;ELSE A(7)=0 THEN Y“000”;ELSE A

17、(6)=0 THEN Y“001”;ELSE A(5)=0 THEN Y“010”;ELSE A(4)=0 THEN Y“011”;ELSE A(3)=0 THEN Y“100”;ELSE A(2)=0 THEN Y“101”;ELSE A(1)=0 THEN Y“110”;ELSE A(0)=0 THEN Y“111”;END IF;END PROCESS;END behave;,组合逻辑电路的设计,2)BCD/七段显示译码器 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY BCD7 IS PORT(BCD:IN STD_LOGIC_VECTO

18、R(3 DOWNTO 0);EN:IN STD_LOGIC;LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)END BCD7;ARCHITECTURE behave OF BCD7 IS SIGNAL SEL:STD_LOGIC_VECTOR(4 DOWNTO 0);,a,b,c,d,e,f,g,组合逻辑电路的设计,BEGIN SEL(4)=“1111110”WHEN”00000”,“0110000”WHEN”00010”,“1101101”WHEN”00100”,“1111001”WHEN”00110”,“0110011”WHEN”01000”,“1011011”WH

19、EN”01010”,“1011111”WHEN”01100”,“1110000”WHEN”01110”,“1111111”WHEN”10000”,“1111011”WHEN”10010”,“0000000”WHEN OTHERS,END behave;,实例（245）,library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity sn245 is Port(adata:in std_logic_vector(7 downto 0);oe:i

20、n std_logic;ydata:out std_logic_vector(7 downto 0);end sn245;architecture Behavioral of sn245 isbegin ydata Z);end Behavioral;,时序逻辑电路设计,特点：电路任一时刻的输出信号不仅取决于当时的输入信号，还取决于电路原来的状态，即电路有存储记忆功能。一般是由CLK触发的电路。,触发器(1),process(clk,clr,set)beginif(clr=0)thenq=0;nq=1;elsif(set=0)thenq=0;nq=1;elsif clk event and c

21、lk=1 thenq=d;nq=not d;end if;end process;,触发器(2),process(clk)beginif clk event and clk=1 thenif(clr=0)thenq=0;nq=1;elseq=d;nq=not d;end if;end if;end process;,注：同步和异步主要根据时钟来区分。,计数器,process(clk，rd,ld,ep,et)beginif(rd=0)thenq=“0000”;elsif clk event and clk=1 thenif(ld=0)thenq=d;elsif(ep=1 and et=1)the

22、nq=q+1;end if;end if;end process;,分频器,process(clk，clr)beginif(clr=0)thenq=“00000000”;elsif clk event and clk=1 thenif(q=X)thenq=“00000000”;elseq=q+1;end if;end if;end process;,消抖,p2:process(f_glrn,bstart,fosc)beginif f_glrn=0 thenf_start=1;start_count=0000;elsif fosc event and fosc=1 thenif bstart=0

23、 and start_count(3)=0 and f_start=1 thenstart_count=start_count+1;elsif bstart=0 and start_count(3)=1 and f_start=1 thenf_start=0;start_count=0000;elsif bstart=1 and start_count(3)=0 and f_start=0 thenstart_count=start_count+1;elsif bstart=1 and start_count(3)=1 and f_start=0 thenf_start=1;start_cou

24、nt=0000;elsestart_count=0000;end if;end if;end process p2;start=f_start;,状态机,状态机包括：1）至少包含两种以上的状态信号2）状态转移对应于转移条件3）用时钟来同步4）同步或异步复位信号状态机能实现CPU的功能，使用简单、可靠、易懂。,状态机定义,type st is(st0,st1,st2,st3,st4);signal state:st;,用状态机实现存储器读数,Process(clr,clk)Beginif clr=0 thenmemrdmemrdmemrdmemrdstate=st0;end case;end i

25、f;end if;End process;,数字系统设计,数字秒表的设计功能:、计时范围0s59min59.99s、计时精度10ms、系统具有启停控制信号输入端，清零输入端、以数字形式显示计时值,系统功能模块的划分,功能模块：计时电路、计时控制电路、显示电路,自顶向下,）计时电路外部提供1KHz的标准时钟，根据计时精度要求设置时基分频电路产生时基和计数器电路；根据计时范围要求，将计数器电路分为一百进制计数器和六十进制计数器）计时控制电路对计时过程进行启动、暂停、清除）显示电路两种方案：并行显示和扫描显示,功能模块间的接口关系,（1）计时电路的接口关系输入：1kHZ时钟，计数保持/允许，清零输出

26、：10ms,100ms,1s,10s,1min,10min的计时（2）计时控制电路的接口输入：启动/暂停，清零输出：计数允许/保持，清零（3）显示电路的接口输入：计时信息的BCD码输出：七段译码驱动信号，为选择信号,功能模块间的接口关系,仿真波形,仿真波形,10ms时基分频,process(fosc，clr)beginif fosc event and fosc=1 thenif(q=9)thenq=“0000”;elseq=q+1;end if;if 0q4 thenclk=0;elseclk=1;end if;end if;end process;,秒计时代码(100),process(c

27、lk，clr)beginif(clr=0)thenq=“0000000”;elsif clk event and clk=1 thenif SP=1 thenif(q=99)thenq=“0000000”;elseq=q+1;end if;end if;end if;end process;,分计时代码(60),process(clk，clr)beginif(clr=0)thenp=“00000”;elsif clk event and clk=1 thenif SP=1 thenif(p=59)thenp=“00000”;elsif q=99 thenp=p+1;end if;end if;

28、end if;end process;,分、秒输出应该需要转换成BCD码格式,七段译码器,BEGIN SEL(4)=“1111110”WHEN”00000”,“0110000”WHEN”00010”,“1101101”WHEN”00100”,“1111001”WHEN”00110”,“0110011”WHEN”01000”,“1011011”WHEN”01010”,“1011111”WHEN”01100”,“1110000”WHEN”01110”,“1111111”WHEN”10000”,“1111011”WHEN”10010”,“0000000”WHEN OTHERS,END behave;

29、,数据选择（扫描）,process(clk)beginif clk event and clk=1 thenif count=6 thencount=“000”;if b=5 thenb=“000”elseb=b+1;end if;elsecount=count+1;end if;end if;end process;,process(clk)begin if clk event and clk=1 then if count=6 thenif b=0 thenSEG(6 downto 1)=“111110”;elsif b=1 thenSEG(6 downto 1)=“111101”;els

30、if b=2 thenSEG(6 downto 1)=“111011”;elsif b=3 thenSEG(6 downto 1)=“110111”;elsif b=4 thenSEG(6 downto 1)=“101111”;elsif b=5 SEG(6 downto 1)=“011111”;end if;end if;end if;End process;,数据选择（扫描）,Altera器件的工作条件及注意问题,一、工作条件、绝对最大额定值 绝对最大额定值是器件工作条件的最大极限；器件最好不要工作在这些条件下或工作在超过数据手册中的“推荐工作条件”。、推荐工作条件 器件正常工作的极限,保

31、证Altera器件正常工作的交流和直流参数。、直流工作条件VIH VIL等、交流工作条件,二、引脚连接,（1）不用的专用输入接到GND平面上，否则，这些引脚“浮动”在一个不确定的状态，可能增加器件DC电流、向系统引入噪声。（2）Reserved的I/O引脚保持不连接。为保证正常工作，输入和输出上的引脚信号电压处在如下范围：GND VIN或VOUT VCC,三、输出负载,输出负载大多为阻性和/或容性。1、阻性负载 包括终端总线和分立的晶体管。一般可直接驱动，若系统需要更大的电流，如驱动发光二极管（LED）或驱动继电器等，则必须使用高电流的缓冲器或者分立的电流开关。2、容性负载来源于器件的封装电容和电路板上的布线电容。对于大多数Altera器件而言，信号有效时，C是35pF；输出为高阻时，C为5pF。器件插座是容性负载的来源。,四、设计原则,为保证电路性能，应把器件输出端的负载电容减至最小。由于印刷电路板上的走线、器件输入引脚和器件封装等对负载电容有影响，应遵守如下原则：a：电路板的布局和布线应当尽量保证各信号通路彼此垂直，以使电容耦合效应减至最少，同时，信号走线应尽可能更短一些。b：如果电路中需要一个源驱动多个负载，应使用大电流缓冲器保证信号到所有负载的时间是相等的。,CPLD简单连接图,