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1、概 述,一、时序电路的特点,1.定义,任何时刻电路的输出，不仅和该时刻的输入信号有关，而且还取决于电路原来的状态。,2.电路特点,(1)与时间因素(CP)有关；,(2)含有记忆性的元件(触发器)。,输入,输出,二、时序电路逻辑功能表示方法,1.逻辑表达式,(1)输出方程,(3)状态方程,(2)驱动方程,2.状态表、卡诺图、状态图和时序图,三、时序逻辑电路分类,1.按逻辑功能划分：,计数器、寄存器、读/写存储器、顺序脉冲发生器等。,2.按时钟控制方式划分：,同步时序电路,触发器共用一个时钟 CP，要更新状态的触发器同时翻转。,异步时序电路,电路中所有触发器没有共用一个 CP。,3.按输出信号的特
2、性划分：,Moore型,Mealy型,5.1 时序电路的基本分析和设计方法,5.1.1 时序电路的基本分析方法,1.分析步骤,时序电路,时钟方程,驱动方程,状态表,状态图,时序图,CP触发沿,特性方程,输出方程,状态方程,计算,2.分析举例,写方程式,时钟方程,输出方程,(同步),驱动方程,状态方程,特性方程,(Moore 型),例,解,计算，列状态转换表,0 0 0,1,0 0 1,1,0 1 1,1,1 1 1,1,1 1 0,1,0,1 0 0,0 1 0,1,1 0 1,1,0 1 0,1,画状态转换图,000,001,/1,011,/1,111,/1,110,/1,100,/1,/0
3、,有效状态和有效循环,010,101,/1,/1,无效状态和无效循环,能否自启动?,能自启动：,存在无效状态，但没有形成循环。,不能自启动：,无效状态形成死循环,0 0 0,1,方法2 利用卡诺图求状态图,Q2n+1 Q1n+1 Q0n+1,001,011,111,101,000,010,110,100,000,001,011,111,110,100,010,101,画时序图,CP下降沿触发,Q2,Q1,Q0,000,001,011,111,110,100,000,Y,不画无效状态,Mealy型,例,时钟方程,输出方程,驱动方程,状态方程,解,写方程式,S=0,Q2n+1 Q1n+1 Q0n+
4、1,001,010,100,011,101,110,000,111,S=1,001,010,100,011,101,000,000,111,状态转换表,状态图,000,001,/00,010,/00,011,/00,100,/00,101,/00,110,0/00,111,0/00,0/01,1/10,110,111,1/00,能自启动,S/Y1Y2,1/11,画时序图,当 S=0 时，每 8 个 CP 一个循环；,当 S=1 时，每 6 个 CP 一个循环。,S/Y1Y2,可控加计数器,1/11,Y2Y1,例,异步时序电路,解,时钟方程,驱动方程,状态方程,(CP 有效),(CP 有效),写
5、方程式,画时序图,Q0,Q1,Q2,求状态转换表,CP0,CP2,CP0,CP2,CP0,CP2,CP0,CP2,CP0,CP2,CP0,CP2,CP0,CP2,CP0,CP2,10100000,00010001,CP1,CP1,CP1,CP1,01100110,能自启动,电路图,5,特性方程：,例,5.1.2 时序电路的基本设计方法,1.设计的一般步骤,时序逻辑问题,逻辑抽象,状态转换图（表）,状态化简,最简状态转换图（表）,电路方程式（时钟、输出、状态方程）,选定触发器的类型,逻辑电路图,检查能否自启动,求出驱动方程,二进制代码状态图(表),尽量利用约束项,2.设计举例,按如下状态图设计时
6、序电路。,解,已给出最简状态图，若用同步方式：,输出方程,Y,0,0,0,0,0,1,为方便，略去右上角 标n。,例,读懂状态图所表达的信息,状态方程,1,0,1,0,1,0,0,1,0,0,0,1,1,选用 JK 触发器,驱动方程,约束项,逻辑图,Y,1,(Moore型),检查能否自启动：,无效状态,代入,输出方程和变换后的状态方程中,110,能自启动,/0,/1,111,000,例,按如下状态图设计时序电路。,P/Y1Y2,解,时钟方程,输出方程,选用上升沿触发的 D 触发器,状态方程,驱动方程,=D0,=D1,=D2,逻辑图等(略),1/1,例,设计 一个串行数据检测电路，要求输入3 或
7、 3 个以上数据1时输出为 1，否则为 0。,解,逻辑抽象，建立原始状态图,S0 原始状态(0),S1 输入1个1,S2 连续输入 2 个 1,S3 连续输入 3 或 3 个以上 1,S0,S1,S2,S3,X 输入数据,Y 输出数据,0/0,1/0,0/0,1/0,0/0,0/0,1/1,状态化简,0/0,0/0,状态分配、状态编码、状态图,M=3，取 n=2,S0=00,S1=01,S2=11,选触发器、写方程式,选 JK()触发器,同步方式,输出方程,Y,0,0,0,0,0,1,Q1,1,Q0,1,状态方程,驱动方程,约束项,逻辑图,Y,(Mealy 型),无效状态 10,10,00,0
8、/0,11,1/1,能自启动,例,设计一个异步时序电路，要求如右图所示状态图。,选触发器，求时钟、输出、状态、驱动方程,选用3个CP上升沿触发的D触发器，分别用FF0、FF1、FF2表示。,输出方程,次态卡诺图,时钟方程：,FF0每输入一个CP翻转一次，只能选CP。,选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。,电路图,检查电路能否自启动,将无效状态110、111代入输出方程和状态方程计算：,电路能够自启动。,特性方程：,触发器课堂练习,题目:时钟CP及输入信号D 的波形如图所示,试画 出各触发器输出端Q的波形,设各输出端Q的 初始状态=0.,触发器课堂练习(续),维-
9、阻型J-K触发器,主从型J-K触发器,5.2 计数器(Counter),5.2.1 计数器的特点和分类,一、计数器的功能及应用,1.功能：,对时钟脉冲 CP 计数。,2.应用：,分频、定时、产生节拍脉冲和脉冲序列、进行数字运算等。,二、计数器的特点,1.输入信号：,计数脉冲 CP,Moore 型,2.主要组成单元：,时钟触发器,三、计数器的分类,按数制分：,二进制计数器十进制计数器N 进制(任意进制)计数器,按计数方式分：,加法计数器减法计数器可逆计数(Up-Down Counter),按时钟控制分：,同步计数器(Synchronous)异步计数器(Asynchronous),按开关元件分：,
10、TTL 计数器CMOS 计数器,二进制计数器,二进制数:用0和1两个数字表示,加1计数,逢2进1,二进制数,4位二进制数:Q3 Q2 Q1 Q0,位数:3 2 1 0,8 4 2 1,相当于十进制数:8Q3+4Q2+2Q1+1Q0,例:Q3Q2Q1Q0=1010B=81+4 0+2 1+1 0=10D,4位二进制表示的最大数为:1111B=8+4+2+1=15D=,8位二进制表示的最大数为:11111111B=,16位二进制表示的最大数为:,二进制数所表示数的范围:,5.2.2 二进制计数器,计数器计数容量、长度或模的概念,计数器能够记忆输入脉冲的数目，即电路的有效状态数 M。,3 位二进制同
11、步加法计数器：,0000,1111,/1,4 位二进制同步加法计数器：,000,111,/1,n 位二进制同步加法计数器：,一、二进制同步计数器,(一)3 位二进制同步加法计数器,FF2、FF1、FF0,Q2、Q1、Q0,设计方法一：,按前述设计步骤进行,设计方法二：,按计数规律进行级联,C=Q2n Q1n Q0n,Carry,向高位的进位,J0=K0=1,J1=K1=Q0,J2=K2=Q1Q0,=T0,=T1,=T2,n 位二进制同步加法计数器级联规律：,J0=K0=1,J1=K1=Q0,J2=K2=Q1Q0,串行进位,触发器负载均匀,并行进位,低位触发器负载重,Borrow,若用T 触发器
12、：,(二)3 位二进制同步减法计数器,向高位发出的借位信号,T0=1,级联规律：,(三)二进制同步可逆计数器,单时钟输入二进制同步可逆计数器,加/减控制端,加计数,T0=1、T1=Q0n、T2=Q1nQ0n,减计数,双时钟输入二进制同步可逆计数器,加计数脉冲,减计数脉冲,CP0=CPU+CPD,CPU 和CPD 互相排斥,CPU=CP，CPD=0,CPD=CP，CPU=0,CPU,CPD,(四)集成二进制同步计数器,1.集成 4 位二进制可预置同步加法计数器,引脚排列图,逻辑功能示意图,0 0 1 1,Q3 Q0=0000,同步并行置数,异步清零,Q3 Q0=D3 D0,1)74LS161 和
13、 74LS163,74161的状态表,CTP=CTT=1,二进制同步加法计数,CTPCTT=0,保持,若 CTT=0,CO=0,若 CTT=1,74163,例,D0D3可随意处理,D0D3必须都接0,2)CC4520,使能端也可作计数脉冲输入,计数脉冲输入也可作使能端,异步清零,2.集成 4 位二进制同步可逆计数器,1)74191（单时钟）,加计数时CO/BO=Q3nQ2nQ1nQ0n,并行异步置数,CT=1,CO/BO=1时，,2)74193(双时钟),二、二进制异步计数器,(一)二进制异步加法计数器,CP0=CP,CP1=Q0,CP2=Q1,用T 触发器(J=K=1)下降沿触发,C=Q2n
14、 Q1n Q0n,并行进位,若采用上升沿触发的 T 触发器,CP0=CP,D 触发器构成的 T 触发器(D=Qn)，下降沿触发,D 触发器构成的 T 触发器(D=Qn)，下降沿触发,若改用上升沿触发的 D 触发器？,(二)二进制异步减法计数器,012345678,0 0 0,1 1 1,1 1 0,1 0 1,1 0 0,0 1 1,0 1 0,0 0 1,0 0 0,用T 触发器 上升沿触发,CP0=CP,CP1=Q0,CP2=Q1,二进制异步计数器级间连接规律,CP0=CP,若下降沿触发,(三)集成二进制异步计数器,74197、74LS197(317),计数/置数,异步清零,异步置数,加法
15、计数,二 八 十六进制计数,二-八-十六进制计数器的实现,M=2,计数输出：,M=8,计数输出：,M=16,计数输出：,其它：74177、74LS177、74293、74LS293 等。,5.2.3 十进制计数器,（8421BCD 码）,一、十进制同步计数器,(一)十进制同步加法计数器,状态图,时钟方程,输出方程,状态方程,选择下降沿、JK 触发器,驱动方程,J0=K0=1,J2=K2=Q1nQ0n,J3=Q2nQ1nQ0n,K3=Q0n,逻辑图,检查能否自启动,将无效状态1010 1111代入状态方程：,1010,1011,0100,1110,1111,0000,1100,1101,0100
16、,能自启动,(二)十进制同步减法计数器,(略),(三)十进制同步可逆计数器,(略),(四)集成十进制同步计数器,74160、74162,(引脚排列与74161相同),异步清零功能：,(74162 同步清零),同步置数功能：,同步计数功能：,保持功能：,进位信号保持,进位输出低电平,1.集成十进制同步加法计数器,2.集成十进制同步可逆计数器,(1)74190(单时钟，引脚与74191相同),异步并行置数功能：,同步可逆计数功能：,加法计数,减法计数,保持功能：,(2)74192(双时钟，引脚与74193相同),异步清零功能：,异步置数功能：,同步可逆计数功能：,加法计数,减法计数,保持功能,二*
17、、十进制异步计数器,(三)集成十进制异步计数器,异步计数功能,M=2,M=5,M=10,CP,CP,CP1=CP，CP0=Q310进制(计数规律5421码),5.2.4 N 进制计数器,方法,用触发器和门电路设计,用集成计数器构成,清零端,置数端,(同步、异步),六进制计数器,七进制计数器,例 利用EWB观察同步和异步归零的区别。,一、利用同步清零或置数端获得 N 进制计数,思 路：,当 M 进制计数到 SN 1 后使计数回到 S0 状态,2.求归零逻辑表达式；,1.写出状态 SN 1 的二进制代码；,3.画连线图。,步 骤：,例 用4位二进制计数器 74163 构成十二进制计数器。,解：,1
18、.,=1011,2.归零表达式：,3.连线图,同步清零,同步置零,二、利用异步清零或置数端获得 N 进制计数,当计数到 SN 时，立即产生清零或置数信号，使返回 S0 状态。（瞬间即逝）,思 路：,步 骤：,1.写出状态 SN 的二进制代码；,2.求归零逻辑表达式；,3.画连线图。,例 用二-八-十六进制异步计数器74197构成十二进制计数器。,状态S12的作用：产生归零信号,异步清零,异步置零,(一)归零法存在的问题和解决办法,各触发器的动态特性和带负载情况不尽相同，且有随机干扰信号，造成有的触发器已归零，有的不能归零。,1 1,0,0,1,一种提高归零可靠性的方法,计到 S12=1100
19、前：,1,0,1,0,1,计到 S12=1100时()：,1 1,0,1,0,0,0,1,CP=0 之后：,0,1,0,有足够的时间归零,三、提高归零可靠性和计数容量的扩展,思路：用 RS 触发器暂存清零信号，保证有足够的归零时间。,(二)计数容量的扩展,1.集成计数器的级联,CP,1,CO0,16 16=256,2)用归零法或置数法获得大容量的 N 进制计数器,例 试分别用 74161 和 74162 接成六十进制计数器341,用 SN 产生异步清零信号：,用 SN1 产生同步置数信号：,先用两片74161构成 256 进制计数器,74162 同步清零，同步置数。,再用归零法将M=100改为
20、N=60进制计数器，,即用SN1产生同步清零、置数信号。,先用两片74162构成 1010 进制计数器，P325,1.同步 清零(或置数)端计数终值为 SN1 异步 清零(或置数)端计数终值为 SN,2.用集成 二进制 计数器扩展容量后，终值 SN(或 SN1)是二进制代码；,用集成十进制计数器扩展容量后，终值 SN(或SN1)的代码由个位、十位、百位的十进制数对应的 BCD 代码构成。,注意,总结:用一片74LS90设计N进制计数器的一般方法,第N个CP脉冲后,由输出端的“1”去控制清0端R0(1)、R0(2),将输出端全部清0,练习1:下图是几进制计数器?,输出端状态的变化范围:00000
21、111,集成十进制异步计数器74LS290,练习2:下图是几进制计数器?,答:7进制,练习3:九进制计数器如何设计?,第9个CP脉冲后,QDQCQBQA=1001时,用QD 和QA的1去R0(1)、R0(2)将输出清0,用一片74LS90设计九进制计数器,(3)用2片74LS90组成100进制计数器,方法:用2个十进制计数器级联,框图如下:,CP,计数脉冲,个位向十位的进位脉冲,个位,十位,详细电路图如下:,十进制计数器,十进制计数器,用2片74LS90组成100进制计数器,100进制计数器,计数范围:0099,十位,个位,(4)用2片74LS90组成24进制计数器,即用十位的QB 和个位的Q
22、C送R0(1)和 R0(2)，这样，计数范围变为 0023，即24进制计数器,用2片74LS90组成24进制计数器,计数范围为 0023,R0（1）、R0（2）同时为1，输出 清0,先接成100进制计数器,(5)用2片74LS90组成37进制计数器,用2片74LS90组成37进制计数器,计数范围为 0036，即37进制计数器,问题:1.如何用2片74LS90组成 1099任意进制的计数器?2.如何用3片74LS90组成 100999任意进制的计数器?,一、数字钟的功能要求,1、基本功能(制作的电子系统)准确计时，以数字形式显示时、分、秒的时间；小时的计时要求为“24翻1”，分和秒的计时要求为6
23、0进位；校正时间。,2、辅助功能 设计任务中,数字钟电子系统除了基本功能外,还需完成电源,信号源的电路设计.,1.电子表电路,CP为秒脉冲(周期为1秒),秒显示0059秒,分显示0059分,小时显示0023小时,显示译码器,数码管,74LS90计数器,计数器应用举例,整点报时电路,校时显示电路,时基电路,信号源,时基电路,校时显示电路,整点报时电路,CP秒脉冲的产生,2.数字频率计可测量一个数字信号ux的频率,显示译码器,数码管,&,1秒内计数的个数即为信号频率,问题二片74LS90级联能测的最高信号频率是多少？若信号频率在10000Hz以内，那么需要几片74LS90？,5.3 寄存器和读/写
24、存储器(Register and Random Access Memory),5.3.1 寄存器的主要特点和分类,一、概念和特点,(一)概念,寄存：,把二进制数据或代码暂时存储起来。,寄存器：,具有寄存功能的电路。,(二)特点,主要由触发器构成,一般不对存储内容进行处理。,并行输入,并行输出,1 0 1 0,1 0 1 0,0,1,0,1,0,1,0,1,串行输入,串行输出,二、分类,(一)按功能分,基本寄存器,移位寄存器,(并入并出),(并入并出、并入串出、串入并出、串入串出),(二)按开关元件分,TTL 寄存器,CMOS 寄存器,基本寄存器,移位寄存器,多位 D 型触发器,锁存器,寄存器阵
25、列,单向移位寄存器,双向移位寄存器,基本寄存器,移位寄存器,(多位 D 型触发器),(同 TTL),5.3.2 基本寄存器,一个触发器可以存储 位二进制信号；寄存 n 位二进制数码，需要 个触发器。,1,n,一、4 边沿 D 触发器(74175、74LS175),保 持,特点：,并入并出，结构简单，抗干扰能力强。,二、双 4 位锁存器(74116),Latch,(一)引脚排列图和逻辑功能示意图,异步清零,送数控制,数码并行输入,数码并行输出,(二)逻辑功能,清零,送数,保持,三、4 4 寄存器阵列(74170、74LS170),(一)引脚排列图和逻辑功能示意图,并行数码输入,数 码 输 出,A
26、W0、AW1,写入地址码,AR0、AR1,读出地址码,写入时钟脉冲,读出时钟脉冲,(二)逻辑功能,16个D锁存器 构成存储矩阵,能存放4个字:W0、W1、W2、W3,0,00,0 0 0 1,0 0 0 1,01,0 0 1 0,0 0 1 0,10,0 1 0 0,0 1 0 0,11,1 0 0 0,1 0 0 0,1,写 入 禁 止,0,00,0 0 0 1,01,0 0 1 0,10,0 1 0 0,11,1 0 0 0,1,1 1 1 1,特点:能同时进行读写;集电极开路输出,每个字有4位：,5.3.3 移位寄存器,一、单向移位寄存器,右移寄存器,时钟方程,驱动方程,状态方程,Di,
27、00001011,0000011,000001,00001,0000,000,00,0,左移寄存器,Di,左移输入,左移输出,驱动方程,状态方程,主要特点：,1.输入数码在 CP 控制下，依次右移或左移；,2.寄存 n 位二进制数码。N 个CP完成串行输入，并可从Q0Q3 端获得并行输出，再经 n 个CP又获得串行输出。,3.若串行数据输入端为 0，则 n 个CP后寄存器被清零。,二、双向移位寄存器(自学),三、集成移位寄存器,(一)8 位单向移位寄存器 74164,（二）4 位双向移位寄存器 74LS194(略),由74LS194构成的能自启动的4位环形计数器,时序图,集成寄存器74LS19
28、4的应用举例,1.实现方法:,(1).因为有7位并行输入，故需使用两片74LS194；,(2).用最高位QD2作为它的串行输出端。,例：数据传送方式变换电路,(QD2),2.具体电路:,0,启动脉冲的效果必然是并行输入并行输出!,1,1,1,启动脉冲作用后，,1,0,74LS194必然转入右移状态!,1,1,3.工作效果:,提醒：在电路中，“右移输入”端接 5V,QD2,5.3.4 移位寄存器型计数器,结构示意图,特点：,电路结构简单，计数顺序一般为非自然态序，用途极为广泛。,一、环形计数器,(一)电路组成,(二)工作原理,1000,0100,0010,0001,有效循环,0000,1111,
29、0101,1010,1100,0110,0011,1001,1101,1110,0111,1011,无效循环,(三)能自启动的环型计数器,二、扭环形计数器,0000100011001110 0001001101111111,01001010 1101 0110 1001 001001011011,有效循环,无效循环,克服自启动电路：,P360 图,三、最大长度移位寄存器型计数器(略),5.3.5 读/写存储器 RAM,(Random Access Memory),存储单元,存放一位二进制数的基本单元(即位)。,存储容量,存储器含存储单元的总个(位)数。,存储容量=字数（word）位数（bit）
30、,地址,存储器中每一个字的编号,2561，2564 一共有 256 个字，需要 256 个地址,10244，10248 一共有 1024 个字，需要 1024 个地址,地址译码,用译码器赋予每一个字一个地址,N 个地址输入，能产生 2N 个地址,一元地址译码(单向译码、基本译码、字译码),二元地址译码(双向译码、位译码)行译码、列译码,一、RAM 的结构,CS,I/O,例 对 256 4 存储矩阵进行地址译码,一元地址译码,8线 256线,缺点:n 位地址输入的译码器,需要 2n 条输出线。,1 0 1 0,二元地址译码,4线 16线,1 0.0,1 0 0,8 位地址输入的地址译码器,只有
31、32条输出线。,25(32)根行选择线,10 根地址线,2n(1024)个地址,25(32)根列选择线,1024 个字排列成,32 32 矩阵,当 X0=1，Y0=1 时，,对 0-0 单元读(写),当X31=1，Y31=1时，,对 31-31 单元读(写),例 1024 1 存储器矩阵,二、RAM的存储单元,(一)静态存储单元,基本工作原理：,T5、T6 门控管控制触发器与位线的连通,0,读操作时:,写操作时:,T7、T8 门控管控制位线与数据线的连通,0,MOS管为简化画法,1.六管 NMOS 存储单元,1,导通,0,截止,特点：,断电后数据丢失,2.六管 CMOS 存储单元,N,P,特点
32、：,PMOS 作 NMOS负载，功耗极小，可在交流电源断电后,靠电池保持存储数据.,(二)动态存储单元,1.四管动态存储单元,T5、T6 控制对位线的预充电,VDD,1,导通,0,截止,T3、T4 门控管控制存储单元与位线的连通,T7、T8 门控管控制位线与数据线的连通,若无预充电，在“读”过程中 C1 存储的电荷有所损失，使数据“1”被破坏，而预充电则起到给 C1 补充电荷的作用，即进行一次刷新。,2.三管动态存储单元,读操作:,先使读位线预充电到高电平,当读字线为高电平时 T3 导通,若 C 上存有电荷(1)使 T2 导通,则 CB 放电,使读位变为低电平(0),若 C 上没有电荷(0)使
33、 T2 截止,则 CB 不放电,使读位线保持高电平(1),写操作:,当写字线为高电平时 T1 导通,将输入信号送至写位线，则将信息存储于 C 中,三、RAM 容量的扩展,(一)位扩展,地址线、读/写控制线、片选线并联,输入/输出线分开使用,如：用 8 片 1024 1 位 RAM 扩展为 1024 8 位 RAM,00,10,(二)字扩展,四、RAM 芯片举例,片 选,输出使能,写入控制,5.4 顺序脉冲发生器、三态逻辑和微机总线接口,5.4.1 顺序脉冲发生器,顺序脉冲,分类,计数型,移位型,一、计数型顺序脉冲发生器,(一)由四进制计数器(JK 触发器)和译码器构成,CP,Q0,Q1,Y0,
34、Y1,Y2,Y3,(二)由 D 触发器和译码器构成,结果与前同,防止竞争冒险,二、移动位型顺序脉冲发生器,状态图同环型计数器，能自启动，只有 4 个有效状态，但不需译码器。,(一)由环型计数器构成,(二)由扭环型计数器构成（略）,三、用 MSI 构成顺序脉冲发生器,3位二进制计数,译码,缓冲寄存,5.4.2 三态逻辑和微机总线接口,一、总线结构,总线是多条数据线或地址线控制信号线的简称。,(一)总线表示方法,(二)设备性质与总线,(三)常用器件与总线的连接,1.两个以上TTL(CMOS)器件输出端不能与同一根总线连接;,2.OC门和 OD门 可以输出端并联(线)后连接总线;,3.三态逻辑器件的
35、输出端可以连接同一根总线;,二、三态器件和总线设计,(一)三态器件,三态:高电平、低电平、高阻态,三态缓冲器的逻辑符号,曾用,国标,美国,原码输出高电平使能,原码输出低电平使能,反码输出高电平使能,反码输出低电平使能,(二)总线设计,例 1 利用译码器实现 8 个数据共享一根总线,000,100,010,110,001,101,011,111,100,例 2 典型微型计算机总线电路,00,11,例3 两总线间数据双向传送电路,CC4034：带有总线结构的通用寄存器,高阻态,A组数据选通,传输方向控制,异步同步控制,1,并行串行控制,串行数据输入,数据传输与CP无关,0,0/1,CP选通数据 同步传输,
