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1、,第17章 时序逻辑电路,17.1 概述 17.2 触发器 R-S触发器 D触发器 JK触发器17.3 寄存器和计数器,17.1 概述,触发器的功能：形象地说，它具有“一触即发”的功能。在输入信号的作用下，它能够从一种状态(0 或 1)转变成另一种状态(1 或 0)。,触发器的特点：有记忆功能的逻辑部件。输出状态不只与现时的输入有关，还与原来的输出状态有关。,触发器的分类：,按功能分：有R-S触发器、D型触发器、JK触发器、T型等；按触发方式划分：有电平触发方式、主从触发方式和边沿触发方式。,17.2 触发器,17.2.1 R-S触发器,RD RESET直接复位端,S D SET直接置位端,1
2、.基本的R-S触发器组成：用2个与非门(或或非门)构成,若原状态：,输出仍保持：,若原状态：,0,1,1,1,1,0,1,0,输出变为：,若原状态：,1,0,1,0,1,0,1,1,输出变为：,若原状态：,0,0,1,1,0,1,0,1,输出保持：,若原状态：,1,0,1,1,1,0,0,1,输出保持原状态：,若原状态：,1,1,0,1,1,0,输出保持原状态：,R-S触发器真值表,指RD、SD同时从00变成11时,输出端状态不定,0,0,0,0,R-S 触发器特点:,(2)可触发使之翻转(使RD、SD之一为0时可翻转).,(3)具有记忆功能(RD、SD都为1时，保持原来状态).,R-S触发器
3、应用举例:单脉冲发生器,R-S触发器应用举例:单脉冲发生器,R-S触发器应用举例:单脉冲发生器,正脉冲,负脉冲,2 同步RS触发器,“同步”的含义：由时钟CP决定R、S能否对输出端起控制作用。,直接清零端,直接置位端,直接清零端,直接置位端,直接清零端、置位端的处理：,2.时钟控制电平触发的R-S触发器,触发器功能表,R、S控制端,CP R S Q n+1 说明 1 0 0 Qn 保持 1 0 1 1 置1 1 1 0 0 清0 1 1 1 不定 避免 0 Qn 保持,时钟控制电平触发的R-S触发器(续),时钟控制 只有CP=1时,输出端状态才能改变,电平触发 在CP=1时,控制端R、S的电平
4、(1或0)发生变化时,输出端状态才改变,用途:D触发器和J-K触发器的内部电路,简化的功能表,由它的功能表可见：在R、S不相等时，Q 服从于 S!,这是一个值得重视的规律，有必要进一步归纳和进行形象化的表达。,R、S不相等时，信息传送路径的形象化表达：,该电路的信息传送规律在今后的学习过程中，将会多次使用。,电位触发方式,电位触发,正电位触发,负电位触发,CP=1 期间翻转,CP=0 期间翻转,电位触发的符号,C,Q,C,Q,正电位触发,负电位触发,例：画出RS触发器的输出波形。,CP,R,S,Q,使输出全为1,CP撤去后状态不定,同步 R-S 触发器的小结,1.当CP=0 时,无论R、S 为
5、何种取值组合，输出端均“保持原态”；,2.只有当CP=1 时,将c门和d门打开，控制端R、S的取值组合才会在输出端有所反映，即有所谓“功能表”。,17.2.2 D触发器,1.时钟控制电平触发的D触发器,D,其他两种情况不会出现,时钟控制电平触发的D触发器,CP=1时,Q n+1=DCP=0时,保持原状,D触发器具有数据记忆功能,时钟控制电平触发的D触发器,符号,2.维持阻塞型D触发器,符号,Z1,Z2,Z3,Z4,维持阻塞型D触发器的引脚功能,符号,D数据输入端,CP时钟脉冲,维持阻塞型D触发器的引脚功能(续),功能表,触发方式:边沿触发(时钟上升沿触发),功能表说明：在CP上升沿时，Q等于D
6、；在CP高电平、低电平和下降沿时，Q保持不变,时钟下降沿触发的维持阻塞型D触发器,功能表,功能表说明：在CP下降沿时，Q等于D；在CP高电平、低电平和上升沿时，Q保持不变,同步JK触发器,&,&,Q,&,&,&,&,D1,&,D2,Q,Q,&,D3,&,D4,CP,J,K,C,d,R2,S2,C,F从,JK触发器有两个输入控制端J、K，它的功能最完善。,17.2.3 主从型J-K触发器,JK触发器的功能,被封锁,保持原态,J=K=0时：,JK触发器的功能,Qn=0时,Qn+1=1,J=1，K=0时：分两种情况（Q=0,Q=1）,JK触发器的功能,Qn=1时,F主被封保持原态,Qn+1=1,JK
7、触发器的功能,Qn+1=0,同样原理：,J=0，K=1时：,JK触发器的功能,J=K=1时：,符号,在CP上升沿时,接收J、K 信息,Q不变化,在CP下降沿时,根据接收到的J、K信息，Q变化,主从型JK触发器工作波形图举例,置1,清0,翻转,翻转,接收JK信号,Q状态转变,有多个J、K控制端的J-K触发器,例1：画出主从 JK 触发器输出端波形图。,3.集成D触发器介绍,(1)集成双D触发器74LS74,D触发器应用举例:用D触发器 将一个时钟进行2分频.,CP,RD、SD不用时,甩空或通过4.7k的电阻吊高电平,频率FQ=FCP/2,用2个2分频器级联组成一个4分频器,1Q,2Q,F2Q=F
8、1Q/2=FCP/4,(2)集成4D触发器74LS175,特点:一个集成电路中有4个D触发器,时钟CP公共,清0端RD公共,1Q,1D,2Q,2D,GND,4Q,4D,3Q,3D,时钟,清零,USC,公用清零,公用时钟,74LS175管脚图,例：四人抢答电路。四人参加比赛，每人一个按钮，其中一人按下按钮后，相应的指示灯亮。并且，其它按钮按下时不起作用。,电路的核心是74LS175四D触发器。它的内部包含了四个D触发器，各输入、输出以字头相区别，管脚图见下页。,集成4D触发器74LS175的应用举例抢答电路,+5V,D1,D2,D3,D4,CLR,CP,赛前先清零,输出为零发光管不亮,D1,D2
9、,D3,D4,CLR,CP,+5V,反相端都为1,1,D1,D2,D3,D4,CLR,CP,+5V,若有一按钮被按下，比如第一个钮。,0,这时其它按钮被按下也没反应。,0,(3)集成8D触发器,内部有8个D触发器 Q输出 R公共 CP公共,课堂练习,题目:时钟CP及输入信号D 的波形如图所示,试画 出各触发器输出端Q的波形,设各输出端Q的 初始状态=0.,课堂练习(续),课堂练习(续),1.JK触发器转换成D触发器,C,Q,K,J,CP,触发器逻辑功能的转换,2.JK触发器转换成T触发器,C,Q,K,J,CP,时序电路的特点：具有记忆功能。,在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻
10、的输入，而且还和电路原来的状态有关者，都叫做时序逻辑电路，简称时序电路。,17.3 概述,时序电路的基本单元：触发器。,1 数码寄存器,寄存器是计算机的主要部件之一，它用来暂时存放数据或指令。,四位数码寄存器,寄存器,A0-A3：待存数据,Q0-Q3：输出数据,数码寄存器(并行寄存器),一个D触发器组成1位的数码寄存器,CP上升沿,Q=DCP高电平、低电平、下降沿，Q不变,由D触发器组成，用于存放数码,由4D集成电路74LS175组成4位二进制数寄存器,数码寄存器(续),4位二进制数,数码寄存器(续),由8D集成电路74LS273组成8位二进制数寄存器,8位二进制数D7D0,数码寄存器用于计算
11、机 并行输入/输出接口,D7D0,计算机CPU控制信号,计算机CPU数据总线,输出接口,2 移位寄存器,所谓“移位”，就是将寄存器所存各位 数据，在每个移位脉冲的作用下，向左或向右移动一位。根据移位方向，常把它分成左移寄存器、右移寄存器 和 双向移位寄存器三种：,根据移位数据的输入输出方式，又可将它分为四种：,串入串出,串入并出,并入串出,并入并出,串行输入串行输出串行输入并行输出并行输入串行输出并行输入并行输出：,四位并入-串出的左移寄存器,设A3A2A1A0 1011，在存数脉冲作用下，并行输入数据，使 Q3Q2Q1Q0 1011。,D0 0,D1 Q0,D2 Q1,D3 Q2,1 0 1
12、 1,0 1 1 0,0 1 1 0,1 1 0 0,1 1 0 0,1 0 0 0,1 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0,并入初态 Q3Q2Q1Q0 1011,左移过程,用波形图表示如下：,并入初态Q3Q2Q1Q0 1011,四位串入-串出的左移寄存器：,“L”即需左移的输入数据.,数据由Q3串行输出,四位串入-串出的右移寄存器：,“R”即需右移的输入数据,数据由Q0串行输出,集成电路双向移位寄存器(74LS194),右移串入数据,时钟,左移串入数据,双向移位寄存器74LS194的功能,用双向移位寄存器74LS194组成节日彩灯控制电
13、路,MB=0,MA=1右移控制,Q=0时LED亮,清0按键,2 计数器的分析,1 计数器的功能和分类,1.计数器的作用,记忆输入脉冲的个数；用于定时、分频、产生节拍脉冲及进行数字运算等等。,2.计数器的分类,按工作方式分：同步计数器和异步计数器。,按功能分：加法计数器、减法计数器和可逆计数器。,按计数器的计数容量(或称模数)来分：各种不同的计数器，如二进制计数器、十进制计数器、二十进制计数器等等。,二进制计数器,二进制数:用0和1两个数字表示,加1计数,逢2进1,4位二进制数:Q3 Q2 Q1 Q0,位数:3 2 1 0,8 4 2 1,相当于十进制数:8Q3+4Q2+2Q1+1Q0,例:Q3
14、Q2Q1Q0=1010B=81+4 0+2 1+1 0=10D,4位二进制加法计数器状态转换表,要求:每来一个CP,计数器加1,2 异步计数器的分析,异步计数器的特点：在异步计数器内部，有的触发器直接受输入计数脉冲控制，有的触发器则是把其它触发器的输出信号作为自己的时钟脉冲，因此各个触发器状态变换的时间先后不一，故被称为“异步计数器”。,例：三位二进制异步加法计数器。,1010101010,0 0,1,0 1,0,1,1 0,1,1 1,0,0,0 0,0,1,0 1,结论：1.各触发器间时钟不一致，所以称异步计数器；2.Q2Q1Q0各位间为二进制关系；3.计数从000开始到111结束，然 后
15、循环，所以称加法计数。（或上叫上行计数）,思考题：,试画出三位二进制异步减法计数器的电路图，并分析其工作过程。,优点：电路简单、可靠,缺点：速度慢,异步计数器的优缺点：,3 同步计数器的分析,例2.三位二进制同步加法计数器,分析步骤:,1.先列写控制端的逻辑表达式：,J2=K2=Q1 Q0,J1=K1=Q0,J0=K0=1,Q0：来一个CP，翻转一次；,Q1：当Q01时，可随CP翻转；,Q2：只有当Q1Q011时，才能随CP翻转。,2.列写状态转换表，分析其状态转换过程。,2 0 0 1 0 0 1 1 1 1 0 1 0,1 0 0 0 0 0 0 0 1 1 0 0 1,3 0 1 0 0
16、 0 0 0 1 1 0 1 1,4 0 1 1 1 1 1 1 1 1 1 0 0,5 1 0 0 0 0 0 0 1 1 1 0 1,6 1 0 1 0 0 1 1 1 1 1 1 0,7 1 1 0 0 0 0 0 1 1 1 1 1,8 1 1 1 1 1 1 1 1 1 0 0 0,3.用波形图显示状态转换关系,注意：各触发器均在CP的下降沿翻转。,思考题：,根据以上分析思路，试设计一个四位二进制同步加法计数器电路，并检验其正确性。,本课重点,1.J-K触发器的符号及功能,2.会分析用J-K触发器组成的加法计数器的计数状态,本章小结,1.触发器类型,(1)基本R-S触发器,(2)时钟控制电平触发R-S触发器,(3)CP电平触发D触发器,(4)CP上升沿触发维持 阻塞型 D触发器,触发器类型(续),2.重点掌握的内容,(1)基本的R-S触发器电路图及真值表,(2)维阻型D触发器、JK触发器符号,外部功能,(3)会分析用触发器构成的移位寄存 器的输出端的变化状态,
