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1、有比组合逻辑,有比逻辑,电阻负载,有源负载,如何减少静态CMOS中的晶体管数？,准NMOS,CMOS实现低功耗和全轨输出的代价是有一半的FET属于冗余管，因此占用芯片面积比nMOS和pMOS电路大，采用有比逻辑是试图找到一种折中方案,电阻负载,由N个晶体管和1个负载电阻构成逻辑摆幅为VOH=VDDVOL=RPN/(RPN+RL)直流与瞬态响应不对称存在静态功耗传播延迟为tpL=0.69RLCL,VOL要求RL大，而延迟要求RL小,电阻占用大量芯片面积= MOS数字集成电路中几乎不用电阻器作为负载用增强型作负载VOH不能达到VDD,NMOS负载,伪nMOS,伪nMOS反相器:输出低电平,G,S,
2、S,G,D,D,准nMOS的VOL与何种因素有关？,伪nMOS反相器:实例,伪nMOS反相器:VTC曲线,W/Lp越小（相对于Wn/Ln），则VTC曲线越理想,伪nMOS：NAND2/NOR2,伪nMOS: 逻辑设计优先采用NOR门, 以相对减少低电平静态CMOS: 逻辑设计优先采用NAND门, 以相对提高电路速度,伪nMOS NAND4,伪nMOS可以显著减少大扇入逻辑门的管子数量,Wp,Wn,Ln,Ln,从版图可见，Wp=Wn，但LpLn，这是伪nMOS特有的情形,伪nMOS AOI,比CMOS的AOI电路，FET少了许多。此版图未考虑p管和n管的面积比,使能控制改善负载,伪nMOS管的上
3、拉和下拉对PMOS管的面积要求相互冲突，为避免之，可采用这种自适应负载Adaptive Load。需要加大上拉强度时，使M1导通,伪nMOS特点,优点电路简单，需要FET数少，少占用芯片面积CMOS门：N个输入需要2N个FET伪nMOS门：N个输入需要N+1个FET适用于版图面积受限或者扇入很大的特殊场合缺点低电平VOL与pFET和nFET的尺寸比有关（有比逻辑）存在静态功耗（输出低电平时，pFET与PDN形成导电通道）直流与开关特性非对称,DCVSL:功能,特点输入与输出信号同为双轨同时实现反相门和同相门,优点消除了静态功耗可以实现全逻辑摆幅,缺点需要双轨输入信号仍为有比逻辑设计复杂,DCV
4、SL： 差分串联电压开关逻辑,差分串联电压开关逻辑（Differential Cascode Voltage Switch Logic）,DCVSL:AND-NAND,DCVSL:瞬态响应,延时321ps,延时197ps,同样面积的静态与非门的延时约为200ps,DCVSL:XOR-XNOR,PDN1和PDN2的某些FET可以共用,这种公用有利于减少面积,差分逻辑的特点,优点对于同时生成正信号和反信号而言, 所需门的数量比单端门少避免了单端门实现同相逻辑时因增加反相器引起的时差问题缺点需要布置的导线数量加倍, 电路的拓扑结构较复杂动态功耗较高,单端门:实现同相输出需增加反相器,差分门:同时实现反相输出和同相输出,反相器延迟,
