4101主漂移室电子学-3.docx

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1、北京正负电子对撞机重大改造工程初步设计4.10 电子学4.10.1 主漂移室电子学4.10.1.1 设计目标主漂移室（MDC）电子学系统是用来接收主漂移室6796根信号丝的输出信号，并经过一系列处理后将数据传送至在线数据获取系统作进一步分析处理。其主要任务可归结为： 精确测量对撞产生的次级粒子在穿过室本体时所产生的电离电子到阳极丝（信号丝）的漂移时间，从而给离线分析提供粒子穿过室本体时在(r，f)平面中的位置信息，以确定粒子在室体中飞越的径迹和动量。粒子在Z向的位置坐标由斜丝法通过离线分析给出，其R向位置则由信号丝的径向坐标给出。 测量阳极丝（信号丝）输出信号所携带的电荷量，以确定粒子穿过室本

2、体时的能量损失dE/dx，从而鉴别粒子种类。 给触发判选系统（Trigger）提供各个漂移单元信号丝的命中信息，作为其一级判选的依据之一。 接受触发判选系统的判选结果，若判选有效，则将所得数据缓存以便读出，否则则将所得数据适时予以丢弃。1. 电荷测量表征电荷测量性能的基本设计指标主要包括电荷分辨、动态范围和积分非线性等项，现分别简述如下。(1) 电荷分辨按MDC室本体的设计，在所选用的气体和工作条件下，对最小电离粒子的最可几能量损失的dE/dx分辨要求达到= 6%。该项分辨主要由两部分组成：室本体的贡献和电子学的贡献。室本体固有的能量分辨是系统dE/dx分辨的主要贡献者。为了尽量减少电子学系统

3、对dE/dx分辨的影响，总体设计要求其贡献应小于室本体贡献的15%。按此要求，容易算得电子学系统的贡献应满足：MDC 设计成阶梯状圆桶形小单元结构，从内到外有按同心元结构组成的43 个信号丝层。这样对于一个沿径向穿过的径迹可得43 次取样。由于粒子穿过室体时的能量损失服从Landau分布，能量损失的高端有很长的尾巴。通常在考虑能量分辨时，对这些高端信号要作高端截断处理，截端平均可按70%考虑。设单个通道电子学电荷测量的分辨为，则在考虑截断平均后，为使整个电子学系统的贡献不大于0.9%，则应有：由此得：5%MDC在设计的工作参数下其最小电离粒子的最可几输出电荷量根据估算约100fc， 故单个通道

4、的电荷分辨写成以电荷量为单位的形式则有： 这实际上就是系统等效输入噪声电荷的设计值。(2) 动态范围在电子学系统和室本体联机情况下，电子学输入端的等效输入噪声电荷将主要由MDC信号丝的单丝输出噪声电荷所决定。考虑到后者的贡献比每道电子学的要大得多，因此量程低端可取为15fc。如前所述，粒子穿过室体时的电离能量损失服从landau分布，由于这一分布的范围很宽，电荷测量的动态范围不可能覆盖这一能量损失的全部范围。如前所述，与这一分布的峰值相应的最小电离粒子的最可几输出电荷量约100fc，参考BESII MDC多年来dE/dx测量的结果， BESIII MDC 电荷测量的高端可按1800fc考虑。(

5、3) 积分非线性在满量程范围内(15fc-1800fc)，积分非线性可控制在 INL 2 %。必要时可进行二次项非线性修正，以提高线性度。非线性修正的工作可由数据读出机箱的主控制器-PowerPC 来完成。1. 时间测量(1) 时间分辨如前所述，漂移室通过测量漂移时间来确定粒子穿过室体时的径迹。按总体设计要求，径迹测量的定位误差要求达到 =130m 该项误差主要由两部分构成：一部分是室本体单丝空间分辨的贡献，该项贡献主要是由电离电子在向阳极丝漂移过程中的扩散效应等所造成。另一部分则是单个通道电子学对位置分辨的贡献。若取 15%，则有 按BESIII MDC 的设计，在所选用的气体和电场条件下，

6、电离电子在室体中的漂移速度为30m/ns，因此单个电子学通道的时间分辨上限可取为0.67ns。因此，将时间分辨的设计目标确定为： 上面讨论的电子学的时间分辨实际上源于四部分： 正、负电子束团在Z向（束流方向）展开所造成的对撞时刻的不确定性，从而造成对撞所产生的次级粒子出射时刻的不确定性。按BEPCII的设计，束团在Z向展开的长度sz = 1.5cm，因此，粒子出射时刻的不确定性为： 式中c是光速。对于漂移室的时间测量来说，该项误差可以忽略不计。 低阈前沿甄别由于幅度效应所造成的定时误差。漂移室输出信号的动态范围大，估计由此造成的定时误差 st2 1ns。这部分误差在离线分析时可用测得的电荷量进

7、行修正，因此这一误差对时间分辨的影响这里可不予考虑。 噪声在信号上的迭加所造成的定时时刻的晃动。这一噪声主要源于室本体的信号丝和前置放大器以及后续电子学处理电路。由噪声造成的定时时间晃动估计可控制在不大于100ps，对时间分辨的影响基本可忽略不计。 TDC测时误差 st3 。这是电子学时间分辨的主要来源。利用基于CERN HPTDC芯片设计的时间测量电路，由于芯片本身的测时误差即便是工作在低分辨模式也可以达到250ps左右，因此电子学系统的时间分辨（不计定时误差）取为0.5ns是较为合理的选择。(2) 量程时间测量的量程由电离电子在室本体中的漂移时间决定。当粒子击中信号丝，电离电子的漂移时间几

8、乎为0；当粒子从小单元一个顶角的内侧穿过，则有最大漂移时间350ns（详见下节讨论）。为留有余地，时间测量的量程取为0-400ns。(3) 积分非线性在量程范围（0400ns）内，积分非线性可控制在INL 0.5。必要时可利用PowerPC在数据读出过程中进行二次项非线性修正，以提高线性度。4.10.1.2 系统设计考虑设计中的BEPCII将采用多束团运行，对撞周期为8ns，而触发判选系统一级判选所需要的时间（Trigger latency）为6.4s，远大于对撞周期，因此电子学系统的设计必须采用流水线技术，高速地将每次对撞可能产生的信息进行适时获取和暂存，根据有无触发判选信号到来再决定与之相

9、应的信息的取舍，这样才能不丢失好事例信息。BEPCII的设计亮度将达到11033/cm2/s，漂移室又处在谱仪内层，紧靠对撞点，信号丝击中率高，电子学系统所要处理的信息量很大，因此电路设计必须采用多级并行处理，才能有效地减少系统死时间。MDC采用小单元结构。一个测量单元的示意图和单元尺寸如图4.10-1所示。根据MDC的设计参数，电离电子在气体中的漂移速度为3.0cm/s。漂移距离是一个随机量，取决于正负电子对撞所产生的次级粒子的入射位置。显然，最大漂移距离约为半个对角线的长度，即1/2 （162+162）1/2 = 11.3mm。不考虑扩散和电场不均匀性的影响，可得电子在室中最大漂移时间为：

10、=11.3mm/3.0cm/s = 377ns考虑到外层单元尺寸略大，并考虑到由于电、磁场的影响，电子的漂移轨迹并非直线，故可取最大漂移时间为： = 450ns16mm 16mm图4.10-1 MDC 一个测量单元的示意图 场丝 信号丝 单个电离电子漂移到阳极丝附近时在强电场的作用下由于雪崩过程而在阳极丝上产生1/t电流波形，可表示为： i(t) = k式中，k是常数，由漂移室的工作参数决定；t0是室的特征时间常数，根据MDC的设计，t0 1.5ns。i(t)的波形形状如图4.10-2所示，其后沿的缓慢下降是由于雪崩形成的正离子团向阴极丝的缓慢运动所造成。图4.10-2 信号丝单个电离电子输出

11、波形i(t)0 T由上式可知，该电流下降到峰值的1%以下所需时间约250ns。信号丝的实际输出波形，就是由若干这样的单个电离电子所形成的1/t波形的迭加。我们用garfield程序对单丝输出波形进行了仿真，一个典型结果如图4.10-3所示。图中若干电流尖峰正是这种1/t波形相迭加的结果。 实际输出波形的宽度与粒子的入射位置有关，观测显示，这一宽度大体上符合下面的关系： = (ns)式中，是径迹中距离阳极丝最远的电离电子的漂移时间，是距阳极丝最近的电离电子的漂移时间。图4.10-3 BESIII MDC 丝信号仿真一例 显然，当径迹穿过一个探测单元的对角线时，如图4.10-4中箭头所示，这时输出

12、信号有最大宽度： = 400-0+250 = 650ns这与计算机实际仿真结果相一致。 16mm 16mm 图4.10-4 径迹穿过漂移单元不同位置时的示意图 场丝 信号丝 当径迹以45倾角从探测单元一个顶角的内侧穿过时，如图4.10-4中箭头所示，在探测单元内只产生极少量的电离电子，这些电离电子几乎是同时到达阳极丝，这时输出信号有最小宽度： = 400-400+250 = 250ns显然，穿过任何其它位置的径迹，在信号丝上形成的信号宽度都介于上述两者之间。同时可以看出，在任一t 时刻穿过单元中任一位置的径迹，信号丝输出信号的 “漂移时间+信号宽度” 其值应近似等于上述最大信号宽度，即650n

13、s。以上估算假设了电离电子沿径迹有均匀密集的分布。4.10.1.3 初步设计方案根据前面的讨论，MDC电子学系统原理性方块图可设计成如图4.10-5所示。从功能上考虑，系统主要由9类电路组成，即： 前置放大电路；“主放大+滤波成形+定时甄别”电路； 电荷测量电路； 时间测量电路； 阈电压电路； JTAG控制电路； 校准和工作模式控制电路； 扇出电路； 读出控制电路。从系统结构上考虑，上述各部分电路如何实现优化组合，这是系统设计需要考虑的重要问题。我们的设计思想力求体现： 有利于简化系统设计。即应尽可能减少部件，减少品种，使庞大、复杂的系统变得比较简单，以易于操作，易于系统建成后的维护运行。 有

14、利于提高系统的可靠性。 有利于节省系统造价。基于以上考虑，我们决定将系统中“后放大+滤波成形+定时甄别”电路、电荷测量电路、时间测量电路和阈电压电路汇集在一起，按9U VME 规范统一设计电路板。我们把这一电路板称之为MQT插件。由于电路的复杂性，这一设计方案将具有相当的难度，如何实现预期的性能指标，这在技术上无疑是一次挑战。按照上述设计方案，整个系统的硬件电路, 将主要由五部分组成，即： 前置放大器； MQT插件； 校准和工作模式控制插件； 扇出插件； 读出控制插件。图4.10-5给出了基于上述设计考虑的系统框图结构。图中读出控制电路和扇出电路未予画出。下面，就上述五部分电路的设计考虑分别讨

15、论如下：preampVMEbus Trigger4.10.1.1.1.1.1.1 rigger rigger MQT Clock Trigger Timing Wire Signal dE/dx AQMeasurementTMeasurementCalibration Main amp. +Shaper+Disc.图4.10-5 MDC电子学系统概念图 Threshold Voltage 1. 前置放大器如前所述，粒子穿过漂移室时的能量损失服从朗道（Landau）分布，其低端信号十分微弱（A量级），因此信号丝的输出信号必需作适当预放大，才能适合后续电路处理的需要。为了减少分布参量的影响，提高信

16、噪比，这一放大应在紧靠丝信号的输出端进行。电路设计要点可概述如下： 由于对同一个丝信号同时要作电荷和时间测量，因此前置放大器必须设计成跨阻型(transimpedance type)，以保存丝信号前沿所携带的时间信息。带宽可控制在80MHz 左右，以对丝信号的上升速率不产生明显影响。 信号丝特性阻抗约390，为避免信号反射，前放的输入阻抗应设计得与之相匹配。 由于MDC采用小单元结构，相邻信号丝间的串扰大大减少，对14mm14mm小单元所作的仿真结果表明，某击中丝信号在邻丝上的串扰约2%。因此，在测量误差允许的范围内，前放输入端可不设串扰抵消电路。 主漂移室的各信号丝层，特别是其内层，紧靠对撞

17、点，本底很高，电路应考虑低噪声设计。 由于空间限制，信号的后级处理需在离开探测器较远处（18m）进行，因此电路应采用差动输出（驱动50负载），具有驱动长线的能力。 每路前放设计成1片子板，以提高性能，节省空间，便于维修。 校准刻度信号在前放板上采用可程控的阶跃电压通过小电容耦合到每个通道的输入端。 每块前放板（卡）按8路设计，采用4层印制板。由于受漂移室端面空间的限制，前放板与高压板（为漂移室的场丝提供工作高压）将作为整体设计成一块板，板的尺寸约11cm5cm左右。电路板直接安装在室体端面，每个通道通过一条数厘米长的过渡连接线与信号丝的feedthrough相连。台阶和内室部分的若干前放板，由

18、于受空间限制只能安装在离开端面约10cm1m处，其输入端与feedthrough之间以390ohm的同轴屏蔽电缆相连。由于附加电缆的引入，这部分前放的噪声特性必然会有所变差，变差的程度有待实验观测。表4.10-1 BESII MDC前置放大器主要性能指标Gain12 kohm (12mv/A)Band width70 MHzRise time5 nsInput impedence30 ohmNoise50 nAOutput impedence47 ohmOutput modeDifferential， driving 50 ohmPower dissipation30 mw 6V按照上述要求设

19、计的前置放大器将在参考BESII MDC前置放大器的基础上，经适当改进而成。多年的运行表明，BESII MDC前放的性能是良好的。表4.10-1给出了其主要的性能指标。近期，我们在此基础上设计了新的混合集成电路，测试表明，其性能指标能较好地满足BESIII MDC 的测量要求。在此基础上，我们又进一步研制了前放子板，每板一个通道，采用4层印制板，两面贴装元器件，子板尺寸约2.60.9cm。测试表明，该子板性能良好，能满足BESIII MDC的测量要求。图4.10-6给出了该子板（一个通道）的原理图。子板设计的进一步改进正在进行中。图4.10-6 MDC前置放大器单个通道原理图 2. MQT插件

20、如前所述，该电路主要由4部分组成，此外，还包含一部分校准刻度电路。 现分别描述如下。(1) “主放大+滤波成形+定时甄别” 电路这部分电路接收来自前置放大器的差分输出信号，其电缆长度约18m。图4.10-7给出了这部分电路的方块图。该电路的主要任务是： 将来自前放的信号经缓冲放大后分成两路，一路用于电荷测量，另一路用于时间测量。 用于时间测量的一路，信号在作进一步快速放大后采用AD96687作低阈前沿甄别，给出定时信号，该信号送至时间测量电路，作为时间测量中hit信号的到达时刻。 该信号同时经18m长的电缆送给触发判选系统作为1级判选的依据之一。 考虑到小幅度信号过阈时间短，甄别后给出的定时信

21、号窄，在经过长电缆传输后往往不能有效触发后续电路，故定时信号在送至触发判选电路前，应先将其成形为具有一固定宽度的信号，这一宽度可设为200ns。成形后的信号采用光电耦合器件或光纤送至触发判选系统，以实现两者之间的地隔离。低阈甄别需要有稳定的阈电压。阈电压的产生方法见后面的讨论。漂移室输出信号的动态范围较大，由于幅度效应，前沿定时会有较大的定时误差，其误差的值，如前所述估计在1ns左右。这一误差留待离线分析时用相应通道的电荷量进行修正。降低甄别阈，是减少这一误差的重要措施。但甄别阈的减少受到电路噪声的限制。因此，减少前置放大器的等效输入噪声，对提高定时精度十分重要。Timing Trigger

22、dE/dX A3A4 A2 A1 Vth RCFiltering Discriminator图4.10-7 “后放大+成形+甄别”电路方块图 Pole-zero Shaping 用于电荷测量的一路，其任务是完成对信号的滤波成形，以便后续电荷测量电路完成对电荷量的测量。如何滤波成形，取决于电荷测量电路采用什么样的技术方案来实现电荷量的获取。电荷量的测量，可以用多种方案来实现。根据BESIII 的工作环境和MDC输出信号的特点，同时参考了国外同类系统的设计经验，我们决定采用基于FADC （pipeline Flash ADC）的数值积分法来实现对BESIII MDC电荷量的测量。这一方法的基本原理

23、就是用FADC对输入的模拟信号连续地进行瞬间数字化，再对这些数字化结果进行数值积分，这一积分的结果就代表了输入波形的面积，因此也就代表了输入信号的电荷量。如前所述，信号丝的输出波形为若干1/t波形的迭加。在采用数值积分法求取电荷量时，必须对输出信号进行滤波成形，使其比较平滑，以便在测量精度允许的范围内尽量选用较低频率的FADC。采用简单的RC滤波成形电路即可达到这一目的。值得注意的是，由于漂移室单丝信号率较高，而信号的出现是随机的，且输出波形无规律性，难以用解析式表达出来，一旦发生信号堆积，就很难将两信号区分开来，难以对堆积的影响进行修正。因此，电路设计必须根据容许的堆积几率的大小，而将信号成

24、形在一定宽度的范围内。据初步测算，BESIII MDC的单丝平均信号率（击中率）为30k/s。根据泊松概率分布公式 P(N，t) = 式中，是信号的平均计数率，P(N，t)是在t时间内出现N个信号的几率。由此可以算得在不同的时间间隔t内，出现两个或两个以上信号的几率，详见表4.10-2。由表4.10-2可以看出，若时间间隔为2s，堆积几率约6%，明显偏高；当时间间隔为1.0s，堆积几率约3 %。当时间间隔进一步减小，虽堆积几率可有所降低，但降低幅度不大，而且难以实现预期的平滑效果。因此，1.0s的时间间隔是较为合理的选择。而积分下限应始于t=tf，即始于一次有意义对撞的起始时刻。表4.10-2

25、 不同时间间隔内的堆积几率时间间隔t（s）堆积几率2.05.8 %1.54.4 %1.03.0 %0.92.7 %0.82.4 %0.72.1 %0.61.8 %前面提到，次级粒子不管从什么位置穿过某个探测单元，其信号丝的输出信号都满足关系式“漂移时间+信号宽度” 650ns。显然，为了使输出信号能完全被积分宽度所覆盖，成形电路中RC时间常数的选择在任一情况下都应满足：“漂移时间 + 成形后的信号宽度” 1s为了达到这一要求，如图4.10-7所示，电路中采用了两级成形，第一级采用了简单的RC滤波成形，使波形变得比较平滑；第二级采用了极-零抵消电路，以消去RC滤波成形后形成的长尾， 从而确保信号

26、不论在t=tf 时刻以后何时到达，都能在积分宽度内降至信号峰值的1%以下。为此，我们在Pspice环境下对此进行了仿真，证明了这一设计要求是可以实现的。根据上述成形要求，用Garfield程序所进行的仿真表明，选用取样频率为40MHz、分辨率为10bit的FADC能充分满足测量精度的要求。成形后的信号经缓冲后，用差动输出和交流耦合的方式送至电荷测量电路的输入端。交流耦合的目的是为了使后级FADC的信号输入端有稳定的基线电平，免受前级由于温度变化所引起的基线电平移动。(2) 电荷测量电路如前所述，电荷测量将采用基于FADC的数字流水线设计方案，通过数值积分获取信号所携带的电荷量。图4.10-8给

27、出了用数值积分法测量电荷量的示意图。采用Flash ADC (FADC)对被测波形等间隔地全景取样，得到一系列数字化取样值D0，D1，D2 Dn。对所得数据进行数值积分，即令 Q = kDi DN D3 D2D1 D0 Clock Vin t=tf 图4.10-8 基于FADC的数值积分示意图Trigger Trigger latency 则积分值Q与输入信号的电荷量成正比。式中，T是取样时钟(Clock)的周期，k是比例因子，可由在线刻度给出。此法电路简单，容易构成快速的数字流水线，且数据统计性能好，在FADC的取样频率和bit数选取适当的情况下，可以有足够高的测量精度。根据BESIII M

28、DC电荷测量精度的要求以及仿真结果，如前所述，决定选用分辨率为10bit、取样速率为40MHz的FADC。取样时钟（40MHz）由Trigger系统提供，该时钟应与对撞束团严格同步。由于现场可编程门阵列（FPGA）近年来发展迅速， 且具有极优良的可编程处理特性，我们决定把它引入MDC的电荷测量电路，以提高系统的整体性能。图4.10-9给出了电荷测量电路的原理性方块图。图中，模拟信号处理电路（Analog processing）接受来自放大成形电路的dE/dx信号并作必要的处理，如增益调整、直流电平移动，缓冲驱动和滤除高频噪声等，以提高信号质量，使之与FADC芯片的输入特性相匹配。FADC芯片按

29、照与束流同步的40MHz时钟（clock）频率连续不停地对模拟输入信号进行取样和瞬间数字化，并将数字化的结果以同一个时钟频率适时写入数字流水线（pipeline）。数字流水线的长度至少应取为 L = （cells）这样才能不丢失好事例数据。上式中加1的原因是为了取得t=tf 时刻前一个时钟的取样值，该值通常为基线值。平时，也就是在无Trigger 信号到来时，Pipeline中的数据从出口处按时钟节拍不停地被丢弃，而不进入后级电路。这时，Pipeline中的数据处于不断更新的状态。一旦判选有效，也即当有Trigger信号到来时，pipeline中的数据不再被丢弃，在逻辑控制电路的作用下，电路将

30、依次完成下列操作： 将pipeline 中取出的第一个数据存入Baseline register， 该数据必为基线值，也即台基值； 将随后取出的40个数据(1us积分宽度内的数据)在减法器(subtracter)中与基线值依次相减，并将差值送入累加器(Accumulator)； 累加器在进行40次相加后，将其“和”与预先设置的数字阈（digital threshold）在比较器（comparator）中进行比较，若小于阈，则将累加结果丢弃，这样就实现了“零数据”压缩；若大于阈，则在装配通道地址后，写入数据缓存器（data buffer）。写入的这一累加结果，代表了波形的面积，也就代表了欲测量的

31、电荷量。 在完成上述写入后，将各个通道Data buffer中的数据按40MHz时钟节拍，依次写入一Global buffer（关于Global buffer的组成和数据在其中的存放格式见下一节的描述），等待VME前来读出。Global FPGA VMEbus Local FPGA Check 40MHz 10- bit FADC R W Vin 40MHz Clock Trigger Data Buffer Accumulator Subtracter Pipeline Analog processing& driver Baseline Register Compa- rator Logi

32、c Control Digital Threshold 图4.10-9 电荷测量电路方块图 Global Buffer Trigger Counter 在结束上述过程后，停止从pipeline中接受数据，直到下一个Trigger到来后，继而重复上面的过程。在数据从pipeline 向后转移的1s期间，若继续有Trigger信号产生，则由Trigger系统予以屏蔽，否则，控制逻辑将变得十分复杂。因此，这1s的时间就是系统的死时间。上述流水线等逻辑处理过程，全都安排在一片FPGA内来实现，如图4.10-9中上面一个虚线框所示。我们把这一FPGA称之为Local FPGA。FPGA内的所有处理过程均

33、通过VHDL语言编程来实现。因此，对逻辑控制和数据处理方式的变更有极大的灵活性。一片这样的FPGA将处理4个通道，具有很高的装配密度。此外，电路中还设有一个8bit的Trigger counter，每来一次Trigger，其计数增1。在每次增1后，该计数值也存入Global buffer，与其相应的数据一起形成一个属于该Trigger的数据块（数据格式待下节讨论）。Trigger counter由于设置为8bit，因此，每256个Trigger以后，应还原为0。为了避免由于Trigger counter计数出错造成大量数据失效，电路中还设置了Trigger counter 计数出错检验电路（图

34、4.10-8中未予画出）。方法是：先将Trigger counter初始化为0，触发判选系统在每发出第256个Trigger信号后，等待约500ns, 紧接着就发出一个Check信号。出错检验电路在接到这一信号后，将当前Tgigger counter的计数值与0比较，如果两者相等，则表明Trigger counter计数无误，如果不等，则往Global buffer写入一出错标志，VME主控制器在读到这个出错标志后，对前面读到的256个数据块将作必要的处理。同时，不论检验结果无误或有误，在完成检验后，都将强制性地使Trigger counter复位，继而开始下一轮计数。Global buffe

35、r 和Trigger counter等，也都设计在一片FPGA内来实现其逻辑功能。我们把这一FPGA称之为Global FPGA，如图4.10-9中下面的虚线框所示。由上面的讨论，可以得出如下结论： 由于性能优良的现场可编程器件（FPGA）的使用，使得电荷量提取的数值积分法变得简单、易行，在流水线过程中就可在电路板上实时完成电荷量的提取和零数据压缩，而且不造成额外的死时间。 通过上述数据流程的设计，可以实现FADC变换、数据转移、电荷量提取、零数据压缩和VME从插件中读取数据等五个过程同时进行，从而大大地提高了板级电路并行处理的能力。上述电荷测量的技术方案目前已进行了初步的预制研究，测试结果表

36、明，该方案是可行的。(3) 时间测量电路MDC时间测量电路是用来测量代表对撞发生时刻的tf信号和信号丝输出信号前沿的起始时刻（首电子到达时刻）之间的时间间隔。这一间隔实际上包含了3个不同的子间隔： tf 时刻对撞产生的次级粒子飞行至某信号丝击中点附近所需要的时间，这一时间随次级粒子的出射方向和信号丝机械位置的不同而不同； 距离信号丝最近的电离电子漂移到信号丝所需要的时间。严格说，这一时间才是有意义的时间，因为由这一时间才可准确地推算出对撞产生的次级粒子在室本体中飞行径迹的空间座标； 雪崩信号（丝信号）由击中点传输到信号丝的一端，也就是传输到前置放大器的输入端所需要的时间，这一时间也是随机的。电

37、子学测得的时间是上述3部分时间之和，其中、两点的贡献由离线分析予以修正。 时间测量电路接收“主放大+成形滤波+定时甄别”电路送来的timing信号（定时信号，以下简称为hit信号），作为丝信号到达的起始时刻。时间测量的任务就是给出tf 信号和hit信号之间的时间间隔。由于触发判选系统的判选过程是以40MHz时钟的一个周期25ns为步进长度，而该时钟与束团对撞时刻严格同步，所以每一个时钟的起始时刻恰恰可以用来作为时间测量的tf信号。 近期CERN微电子组研制了一种高性能的TDC芯片， 称作HPTDC （High Performance TDC）。该芯片将用于CERN 大型强子对撞机LHC上目前正

38、在设计建造的几种大型探测器的时间测量, 其性能完全适用于BESIII MDC的时间测量。该芯片的主要技术指标如下：o 无死时间。o 32 channels/chip。 芯片尺寸2.72.7 cm2 o 时钟频率：40MHz。由外部提供，该时钟应与对撞束团严格同步。o 时间分辨：根据不同测量要求，可程控设定下列4种分辨之一： 250ps RMS low resolution mode 70ps RMS medium resolution mode 35ps RMS high resolution mode 15ps RMS very high resolution mode (这时每片用作8个通

39、道)。o 双脉冲分辨：典型值5ns；确保值：10ns。o 可分别测量脉冲前沿或后沿或前后沿同时测量。o 片内完成零数据压缩和通道地址装配。o 读出缓冲器容量：32 bit (width) 256 (lenth)o Trigger信号缓冲器长度：16o BGA封装。o 价格。每片约人民币 600元。显然，HPTDC芯片具有很好的性能/价格比。选其作为BESIII MDC时间测量的核心器件，对于提高系统性能，降低造价，其意义是显然的。对于BESIII MDC的时间测量，用其低分辨一档即可满足测量要求。该芯片通过与对撞束团同步的40MHz时钟和Tgigger信号实现对hit信号到达时刻的测量（即测量

40、漂移时间）。片内设有粗时间和细时间两个计数器，同时设有一个PLL(Phase Locked Loop)和一个DLL（Delay Locked Loop）。PLL用来对外部输入的40MHz时钟进行锁相，给出锁定在40MHz、160Mhz和320MHz的稳定时钟。根据时间测量精度（分辨）的要求，通过编程，粗时间计数器可选择上述三种时钟之一作为工作时钟（称为粗时钟），用来记录tf 信号和hit信号之间时间间隔的整数部分。DLL则根据粗时间计数器所选择的时钟，通过延迟锁相，将其一个周期等份成若干（2n）细小的间隔，也就是等效于将一个较低频率的粗时钟变频成一个甚高频率的细时钟，再与细时间计数器相配合，用

41、来完成对不足一个粗时钟长度的分数部分的测量。粗、细两部分测量结果组合在一起，便完成了时间测量。需要注意的是，这时的测量结果为相对值，并非相对于tf信号的绝对时间间隔。tf 时刻的寻找是通过设置Trigger latency的长度为粗时钟周期的整数倍来实现的。以漂移室的时间测量为例， 图4.10-10给出了从测量结果中提取出漂移时间的原理图。图中，片内设置的粗时间计数器和Trigger计数器在初始化时，其初值分别设置为preset_1和preset_2，两者之间满足关系式preset_1 preset_2 = Trigger latencyTrigger Latency Good event (

42、t = tf ) Maxim drift time Trigger Counter Coarse time Counter Preset_1 Trigger Latency Trigger active Preset_2 Search Window 图4.10-10 HPTDC时间提取概念图 在电路启动后，两个计数器都以同一粗时钟计数。假设在t = tf 时刻，发生一次有意义的对撞，则在经过一个Trigger latency时间后，Trigger计数器的计数值必为在t = tf 时刻粗计数器的计数值，这就相当于找到了 tf 时刻。从这一时刻开始，开辟一时间窗（search window），令其

43、宽度等于最大漂移时间，上述时间测量结果必定落在这一时间窗内。将寻找到的测量结果减去当前Trigger计数器的值，其差值必为相对于 tf 的漂移时间。需要指出的是，在我们的测量中，触发判选系统是以40MHz时钟为步进判选时钟，而在一个时钟周期内，包含有三个对撞周期。触发判选电路并不能判定一次有意义的对撞是发生在哪一次对撞，而是把tf 时刻一律看作是某个判选时钟的起始时刻。由此造成的误差（1或2个对撞周期）由离线分析予以修正。整个MQT电路板按9U-VME64x规范来设计。前面板接收来自前放的32路模拟差动信号，在电路板上完成“主放大-成形滤波-定时甄别”、32路电荷测量和32路时间测量。时间测量

44、需要的40MHz时钟信号和Trigger信号与电荷测量电路共用，均从前面板输入。HPTDC给出的数据在其片内已完成零数据压缩和通道地址的装配，并且还给出与每一Trigger相应的字头和字尾，形成了已规范化的数据格式（这里不再列出）。一个重要的问题是，VME主控制器如何以尽可能少的时间开销来完成电路板上电荷测量数据和时间测量数据的读出？目前的考虑如下：在电荷测量一节中已经提及，在电路板上设有一Global buffer，用来存放电荷测量的数据。这一buffer可由电荷测量和时间测量电路两者共用。即电荷测量和时间测量的数据，在Trigger信号到来后，均按照一定的格式，相继存入这一buffer中。

45、为了提高VME数据读出速度，电路设计采用64 bit（每两个32bit 的电荷数据或时间数据拼装成一个64 bit 的数据）的数据宽度和CBLT(Chained Block Transfer) 读出方式。Global buffer 的结构和电路的读出控制逻辑，将按照这一要求进行设计。Global buffer由FIFO构成，其深度可设置在1K左右。如果一旦由于某些原因，Global buffer内数据因不能及时读出而呈溢出状态，这时应给出一溢出信号（overflow），通知触发判选系统停止发出Trigger信号，直到溢出状态消除。(4) 阈电压电路板上32路定时甄别电路需要有稳定的阈电压。提供这一阈电压的方式可以有多种选择。一种是象BESII MDC那样，全系统设计一个阈电压产生器，为系统各个MQT插件统一提供阈电压。这样处理的好处是各路阈电压一致性好。但采用这一方式时，各个插件所需阈电压需从外部提供，这不但要增加外部连线，也容易引入干扰。为优化阈电压电路的设计，我们决定采用独立提供阈电压的方案，即在每块MQT插件板上设置一个DAC，直接为板上各个甄别电路提供阈电压。该电压通过VME总线程控可调。这一设