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1、第5章 存储系统,外部存储接口,外部存储设备,本章主要内容,微型机的存储系统、分类及其特点 微机系统中存储器的体系结构 存储器扩展技术 高速缓存,现代微机系统的存储器层次结构,存储器是用来存储信息的部件。存储器的三级结构:Cache容量小(几百KB）,速度与CPU相当主存容量大（256MB512MB)，速度比Cache慢外存容量大(4080GB），速度慢,微型机的存储系统,Cache存储系统解决速度问题虚拟存储系统解决容量问题,高速缓冲存储器(快存)主存储器(内存),主存储器(内存)磁盘存储器(外存),存储器的层次结构,微机拥有不同类型的存储部件(多层/多级结构)，由上至下容量越来越大，但速度
2、越来越慢。,寄存器堆,高速缓存,主存储器,联机外存储器,脱机外存储器,快,慢,小,大,容量,速度,CPU内核,两大类内存、外存,内存/主存存放当前运行的程序和数据。特点：存取速度快、容量小、随机存取、CPU可直接访问。材料：通常由半导体存储器构成。分类：RAM、ROM。外存/辅存存放非当前使用的程序和数据。特点：存取速度慢、容量大、顺序存取/块存取、需调入内存后 CPU才能访问。材料：通常由磁、光存储器构成，也可以由半导体存储器构成。分类：磁盘、磁带、CD-ROM、DVD-ROM、固态盘、U盘。,存储器性能指标,【存储容量】是存储器系统的首要性能指标，因为存储容量越大，则系统能够保存的信息量就
3、越多，相应计算机系统的功能就越强；【存取速度】直接决定了整个微机系统的运行速度，因此，存取速度也是存储器系统的重要的性能指标；【存储器成本】也是存储器系统的重要性能指标。,内存/主存储器的分类,内存/主存储器,随机存取存储器Random Access Memory（RAM）特性：能读能写、挥发 作用：存放编写的程序和数据只读存储器Read Only Memory（ROM）特性：只能读不能写、不挥发 作用：存放固定的程序和数据,5.2 随机存取存储器（RAM）,要求掌握：SRAM与DRAM的主要特点几种常用存储器芯片及其与系统的连接存储器扩展技术,一、静态存储器（SRAM）,材料：用双稳态触发器
4、存储信息。特点：速度快（5ns）、不需刷新、外围电路比较 简单、但集成度低(存储容量小，约1Mbit/片)、功耗大。应用：在PC机中，SRAM被广泛地用作高速缓冲 存储器Cache。容量与地址线数关系：对容量=M*N的SRAM芯片，其地址线数=2M；数据线数=N。反之，若SRAM芯片的地址线数为K，则可以推断其单元数为2K个。,基本存储电路-6管静态存储电路:存储1个二进制位,(a)六管静态存储单元的原理示意图(b)六管基本存储电路,典型SRAM芯片,Intel CMOS RAM芯片 2114611662326264621286225662512(1K 4 2KB 4KB 8KB 16KB 3
5、2KB 64KB)其中 6264容量=8KB=8K8=213 8=（29 24）8 说明：13根地址线(9根X向，4根Y向)，8根数据线，还需片选线、读写线和电源线。下面将介绍2114芯片,Intel2114静态存储器芯片的内部结构框图,二、动态随机存储器DRAM,材料：DRAM是靠MOS电路中的栅极电容来存储信息的。由于电容上的电荷会逐渐泄漏，需要定时充电以维持存储内容不丢失(称为动态刷新)，所以DRAM需要设置刷新电路，相应外围电路就较为复杂。刷新定时间隔：一般为几ms 特点：是集成度高（存储容量大，可达1Gbit/片以上），功耗低，但速度慢（10ns左右），需要刷新。应用：非常广泛，如微
6、机中的内存条、显卡上的显存几乎都是用DRAM制造的。注意：DRAM与SRAM的异同,数据以电荷形式存于电容器上，三极管作为开关。（1）写入时，字选择线为 1，T1导通，C充电/放电；（2）读出时，字选择线为 1，电容C上电荷通过T1送到数据线上，经放大，送出；（3）需刷新，逐行进行（行选1时选中，内部进行，刷新放大器读出再重写C,不改变C原来状态）。刷新周期通常为2ms8ms，刷新电路做在片外/片或模块内,DRAM的基本存储电路,常见DRAM的种类：(1)SDRAM它在1个CPU时钟周期内可完成数据的访问和刷新，即可与CPU的时钟同步工作。SDRAM的工作频率目前最大可达150MHz，存取时间
7、约为510ns，最大数据率为150MB/s。(2)RDRAM由Rambus公司所开发的高速DRAM。其最大数据率可达1.6GB/s。(3)DDR DRAM是对SDRAM的改进，它在时钟的上升沿和下降沿都可以传送数据，其数据率可达200800 MB/s。RAM的3个特性：(1)可读可写 非破坏性读出，写入时覆盖原内容。(2)随机存取 存取任一单元所需的时间相同。(3)易失性（挥发性）当断电后，存储器中的内容立即消失。,2164A的内部结构,256,X向Y向,如何实现X向地址和Y向地址的分时传送?,2164A引脚与逻辑符号,8,三种操作,(1)数据读出(2)数据写入(3)刷新：将存放于每位中的信息
8、读出再照原样写入原单元的过程,Intel 2164A读操作的时序,Intel 2164A写操作的时序,Intel 2164A读-修改-写操作的时序,Intel 2164A唯 有效刷新操作的时序,5.3 只读存储器（ROM）,掩模 ROM一次性可写 PROM可读写ROM,分 类,EPROM（紫外线擦除）EEPROM（电擦除）Flash ROM(快速闪存),掩膜式只读存储器ROM由MOS管组成掩膜式只读存储器的结构,存储器的组成结构,（1）基本存储单元一个基本存储单元可以存放一位二进制信息，其内部具有两个稳定的且相互对立的状态，并能够在外部对其状态进行识别和改变。不同类型的基本存储单元，决定了由其
9、所组成的存储器件的类型不同。,(2)存储体一个基本存储电路只能存储一个二进制位。将基本的存储电路有规则地组织起来，就是存储体。存储体又有不同的组织形式：-将各个字的同1位组织在一个芯片中，如：8118 16K*1（DRAM）-将各个字的 4位 组织在一个芯片中，如：2114 1K*4（SRAM）-将各个字的 8位 组织在一个芯片中，如：6116 2K*8（SRAM）。,单译码方式双译码方式,（3）地址译码电路的译码方式-以6根地址线为例,选择线16条,选择线64条,(4)片选与读/写控制电路 片选信号可以实现芯片的选择，片选信号一般由地址译码器的输出及一些控制信号来形成，而读/写控制电路则用来
10、控制对芯片的读/写操作。（5）I/O电路 I/O电路位于系统数据总线与被选中的存储单元之间，用来控制信息的读出或写入，必要时，还可包括对I/O信号的驱动及放大处理功能。,（6）集电极开路或三态输出缓冲器 为了扩充存储系统容量，常常需要将几片RAM芯片的数据线并联使用或与双向的数据线相连，这就要用到集电极开路或三态输出缓冲器。（7）其他外围电路 对不同类型的存储器系统，有时还专门需要一些特殊的外围电路，如动态RAM中的预充电及刷新操作控制电路等。,CPU与M连接时的几点考虑：,1.CPU总线的负载能力 系统总线一般能带1几个TTL负载。系统总线需驱动隔离时，DB要双向驱动，AB与CB则单向驱动，
11、驱动器的输出连至M或其他电路。下面仅考虑不需驱动。2.CPU总线时序与M的读写时序的配合 高速CPU与低速M间的速度若不匹配，应在CPU访问M的周期内插入等待脉冲TW。下面仅考虑两者匹配,3.存储器的地址分配和片选问题 由于M芯片的容量是有限的，微机中M的总容量一般远大于M芯片的容量，因此，M往往由多片M芯片组成，在CPU与M芯片之间必须设有片选择译码电路，一般由CPU的高位地址译码产生片选，而低位地址送给存储器芯片的地址输入端，以提供存储芯片内部的行、列地址。CPU的DB有8、16、32、64位等几类，相应M的结构分为单体、2体、4体、8体等。CPU与M连接时，M是单体结构还是多体结构。下面
12、先仅考虑两者D相等。4.控制信号的连接,存储器芯片的扩展,译码电路 作用:将输入的一组二进制编码变换为一个特定的控制信号，即：将输入的一组高位地址信号通过变换，产生一个有效的控制信号，用于选中某一个存储器芯片，从而确定该存储器芯片在内存中的地址范围。组成:它可用普通的逻辑芯片或专门的译码器实现。存储器地址译码方法:根据存储器的片选信号译码（1）线选法:从高位选择几条地址线（2）全译码法:高位全部参加译码（3）部分译码:高位地址线部分参加译码,（1）全译码法 片内寻址未用的全部高位地址线都参加译码，译码输出作为片选信号。全译码的优点是每个芯片的地址范围是唯一确定，而且各片之间是连续的。缺点是译码
13、电路比较复杂。（2）部分译码 用片内寻址外的高位地址的一部分译码产生片选信号。部分译码优点是较全译码简单，但缺点是存在地址重叠区。（3）线选法 高位地址线不经过译码，直接（或经反相器）分别接各存储器芯片的片选端来区别各芯片的地址。它的优点是电路最简单,但缺点是也会造成地址重叠，且各芯片地址不连续。,三种译码方式特点,全地址译码,用全部的高位地址信号作为译码信号，使得存储器芯片的每一个单元都占据一个唯一的内存地址。,存储器芯片,译码器,低位地址,全部高位地址,全部地址,片选信号,A0,Ax,存储器芯片,优点是每个芯片的地址范围是唯一确定，而且各片之间是连续的。缺点是译码电路比较复杂。,全地址译码
14、例,6264芯片的地址范围：A19A13 A12A0 A19A13 A12A01111000000 1111000111=F0000 H F1FFF H,A19,A18,A17,A16,A15,A14,A13,&,1,A12A0,D7D0,高位地址线全部参加译码,6264,A12A0,D7D0,0,1,1,1,1,1,0,0,0,部分地址译码,用部分高位地址信号（而不是全部）作为译码信号，使得被选中得存储器芯片占有几组不同的地址范围。,存储器芯片,译码器,低位地址,部分高位地址,全部地址,片选信号,A0,Ax,存储器芯片,部分译码较全译码简单，但存在地址重叠区。,部分地址译码例,同一物理存储器
15、占用两组地址：F0000HF1FFFH B0000HB1FFFH A18不参与译码（A18=1/0=x）,A19,A17,A16,A15,A14,A13,&,1,到6264CS1,0,0,0,1,1,1,1,0,A19A18 A17A13 A12A0 1 1/0 1 1 0 0 0 0 0 1 1,=F0000HF1FFFH 或 B0000HB1FFFH,此例使用高5位地址作为译码信号，从而使被选中芯片的每个单元都占有两个地址，即这两个地址都指向同一个单元。,使用译码器的应用举例,将SRAM 6264芯片与系统连接，使其地址范围为：38000H39FFFH和78000H79FFFH。选择使用7
16、4LS138译码器构成译码电路,Y0G1 Y1G2A Y2G2B Y3Y4A Y5B Y6C Y7,片选信号输出,译码允许信号,地址信号,（接到不同的存储体上）,74LS138逻辑图：,74LS138的真值表（注意：输出低电平有效）可以看出，当译码允许信号有效时，Yi是输入A、B、C的函数，即 Y=f(A,B,C),1,1,1,1,1,1,1,1,X X X,其 他 值,0,1,1,1,1,1,1,1,1 1 1,1 0 0,1,0,1,1,1,1,1,1,1 1 0,1 0 0,1,1,0,1,1,1,1,1,1 0 1,1 0 0,1,1,1,0,1,1,1,1,1 0 0,1 0 0,1
17、,1,1,1,0,1,1,1,0 1 1,1 0 0,1,1,1,1,1,0,1,1,0 1 0,1 0 0,1,1,1,1,1,1,0,1,0 0 1,1 0 0,1,1,1,1,1,1,1,0,0 0 0,1 0 0,Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0,C B A,G1 G2A G2B,应用举例(续):,D0D7,A0,A12,WE,OE,CS1,CS2,A0,A12,MEMW,MEMR,D0D7,G1,G2A,G2B,C,B,A,&,&,A19,A14,A13,A17,A16,A15,+5V,Y0,下图中A18不参与译码，故6264的地址范围为：,=38000H39FFFH或
18、78000H79FFFH,6264,138,CPU系统,1,0,0,0,0,0,1,1,1,0/1,1/0,0,Y7,可接其它存储芯片,A19A18 A17A13 A12A00 0/1 1 1 1 0 0 0 0 1 1,线选地址译码,高位地址线不经过译码，直接（或经反相器）分别接各存储器芯片的片选端来区别各芯片的地址。,存储器芯片,低位地址,高位地址,全部地址,片选信号,A0,Ax,存储器芯片,也会造成地址重叠，且各芯片地址不连续。,全译码示例,部分译码示例,线选译码示例,切记：A14 A1300的情况不能出现00000H01FFFH的地址不可使用,存储器扩展技术,位扩展 扩展每个存储单元的
19、位数(扩展宽度)字扩展 扩展存储单元的个数(扩展长度)字位扩展 两者的综合(扩展宽度和长度),用多片存储芯片构成一个需要的内存空间，它们在整个内存中占据不同的地址范围，任一时刻仅有1片（或1组）被选中。,假设扩展同种芯片，则需要的芯片：总片数总容量/（容量/片）,位扩展,字扩展,字位扩展,位扩展,存储器芯片的存储容量等于M N：单元数M（=2K）每单元的位数N当构成内存的存储芯片的字长 内存单元的字长时，就要进行位扩展，使每个单元的字长满足要求。8088/8086的内存单元的字长=8/16。,字节数,字长,位扩展,位扩展例1:用1K4的2114芯片构成lK8的存储器系统。,(1)多个位扩充的存
20、储芯片的数据线连接于系统数据总线的不同位数,其它连接都一样;(2)这些芯片应被看作是一个整体,常被称为“芯片组”,它们应同时选中,一起进行读或写.,两个芯片可看作为一个整体的“芯片组”,位扩展例2：用8片容量为64K x 1的2164A芯片构成 64KB=64K x 8存储器,64K x 1的2164A 芯片需8片 构成64K x 8=64KB,2164A（1）,DB,AB,D0,D1,D7,A0A7,MEMW行选列选,A0A15,D0D7,A0A7,A0A7,A0A7 A8A15,A0A7 A8A15,WERASCAS,A0A7 A8A15,64K x 8,64K x 1,64K x 1,6
21、4K x 1,2164A（2）,2164A（8）,一个整体的“芯片组”,LS158二选一,如何实现？,位扩展方法总结：位扩展方法：将每片的地址线、控制线并联，数据线分别引出。位扩展特点：存储器的单元数不变，位数增加。,位扩展,字扩展,特点:地址空间的扩展。芯片每个单元中的字长满足，但单元数不满足。扩展原则：每个芯片的地址线、数据线、控制线并联，仅片选端分别引出，以实现每个芯片占据不同的地址范围。,字扩展,字扩展例,用2K8的2716存储器芯片组成8K8的存储器系统。,字位扩展,根据内存容量及芯片容量确定所需存储芯片数；进行位扩展以满足字长要求；进行字扩展以满足容量要求。若已有存储芯片的容量为L
22、K，要构成容量为M N的存储器，需要的芯片数为：(M N)/(LK)=（M/L）（N/K）,即 总片数总容量/（容量/片）=字扩展倍数 位扩展倍数,字位扩展,字位扩展例,用1K4位的2114芯片组成2K8的存储器系统。,【例4】一个存储器系统包括2K RAM和8K ROM，分别用1K4的2114芯片和2K8的2716芯片组成。要求ROM的地址从1000H开始，RAM的地址从3000H开始。完成硬件连线及相应的地址分配表。,5.3 高速缓存（Cache),1）为什么需要高速缓存？微机系统中的内部存储器通常采用动态RAM构成，具有价格低，容量大的特点，但由于动态RAM采用MOS管电容的充放电原理来
23、表示与存储信息，其存取速度相对于CPU的信息处理速度来说较低。这就导致了两者速度的不匹配，也就是说，慢速的存储器限制了高速CPU的性能，影响了微机系统的运行速度，并限制了计算机性能的进一步发挥和提高。高速缓冲存储器就是在这种情况下产生的。,CPU工作速度与内存工作速度不匹配例如，800MHz的PIII CPU的一条指令执行时间约为1.25ns，而133MHz的SDRAM存取时间为7.5ns，即83%的时间CPU都处于等待状态，运行效率极低。解决办法：CPU插入等待周期降低了运行速度；采用高速RAM成本太高；在CPU和RAM之间插入高速缓存成本上升不多、但速度可大幅度提高。,2）存储器访问的局部
24、性,基于程序执行的两个特征（局部性原理）：程序访问的局部性：过程、循环、子程序。数据存取的局部性：数据相对集中存储。存储器的访问相对集中的特点使得我们可以把频繁访问的指令、数据存放在速度非常高（与CPU速度相当）的SRAM高速缓存CACHE中。需要时就可以快速地取出。,图5-20 主存-Cache层次示意图,图5-21 Cache存储系统基本结构,在主存Cache存储体系中，所有的程序代码和数据仍然都存放在主存中，Cache存储器只是在系统运行过程中，动态地存放了主存中的一部分程序块和数据块的副本，这是一种以块为单位的存储方式。块的大小称为“块长”，块长一般取一个主存周期所能调出的信息长度。假
25、设主存的地址码为n位，则其共有2n个单元，将主存分块(block)，每块有B个字节，则一共可以分成2n/B块。Cache也由同样大小的块组成，由于其容量小，所以块的数目小得多，也就是说，主存中只有一小部分块的内容可存放在Cache中。在Cache中，每一块外加有一个标记，指明它是主存中哪一块的副本，所以该标记的内容相当于主存中块的编号。假定主存地址为nMb位，其中M称为主存的块地址，而b则称为主存的块内地址，即：主存的块数为2，块内字节数为2b；同样，假定Cache地址n十b位，其中N称为Cache块地址，而b为Cache的块内地址，即Cache的块数为2N，块内字节数为2b，通常使主存与Ca
26、che的块内地址码数量相同，即bb，即Cache的块内字节数与主存的块内字节数相同。,当CPU发出读请求时，将主存地址位(或位中的一部分)与Cache某块的标记相比较，根据其比较结果是否相等而区分出两种情况：当比较结果相等时，说明需要的数据已在Cache中，那么直接访问Cache就行了，在CPU与Cache之间，通常一次传送一个字；当比较结果不相等时，说明需要的数据尚未调入Cache，那么就要把该数据所在的整个字块从主存一次调进来。,四、Cache-主存存储结构的命中率,命中率指CPU所要访问的信息在Cache中的比率，相应地将所要访问的信息不在Cache中的比率称为失效率。Cache的命中率
27、除了与Cache的容量有关外，还与地址映象的方式有关。目前，Cache存储器容量主要有256KB和512KB等。这些大容量的Cache存储器，使CPU访问Cache的命中率高达90至99，大大提高了CPU访问数据的速度，提高了系统的性能。,命中率影响系统的平均存取速度 系统的平均存取速度 Cache存取速度命中率+RAM存取速度不命中率例如：RAM的存取时间为8ns，CACHE的存取时间为1ns，CACHE的命中率为90%。则存储器整体访问时间由没有CACHE的8ns减少为：1ns90%+8ns10%=1.7ns 速度提高了近4倍。在一定的范围内，Cache越大，命中率就越高，但相应成本也相应
28、提高Cache与内存的空间比一般为1128,五、两级Cache-主存存储结构,CPU内部的Cache与主机板上的Cache就形成两级Cache结构。CPU工作时，首先在第一级Cache(微处理器内的Cache)中查找数据，如果找不到，则在第二级Cache(主机板上的Cache)中查找，若数据在第二级Cache中，Cache控制器在传输据的同时，修改第一级Cache；如果数据既不在第一级Cache也不在第二级Cache中，Cache控制器则从主存中获取数据，同时将数据提供给CPU并修改两级Cache。两级Cache结构，提高了命中率，加快了处理速度，使CPU对Cache的操作命中率高达98以上.
29、,六、Cache的基本操作,1读操作2写操作,七、地址映象及其方式,我们知道，主存与Cache之间的信息交换，是以数据块的形式来进行的，为了把信息从主存调入Cache，必须应用某种函数把主存块映象到Cache块，称作地址映象。当信息按这种映象关系装入Cache后，系统在执行程序时，应将主存地址变换为Cache地址，这个变换过程叫做地址变换（由于Cache的存储空间较小，因此，Cache中的一个存储块要与主存中的若干个存储块相对应，即若干个主存块将映象到同一个Cache块）。根据不同的地址对应方法，地址映象的方式通常有直接映象、全相联映象和组相联映象三种。,图5-22直接映像示意图,图5-23
30、全相联映像示意图,图5-24组相联映像示意图,八、替换策略,1先进先出(FIFO)策略2近期最少使用(LRU)策略,虚拟存储器,1虚拟存储器的基本概念当CPU输出地址码的位数较多，而实际主存容量较小的情况下，微机系统可以将一部分辅存当作主存来使用的机制，就是虚拟存储器系统。它把主存和辅存的地址空间统一编址，形成一个庞大的存储空间。程序员采用这个地址编程，CPU通过该地址码访问存储器，使得从CPU看到的是一个速度接近主存，容量接近辅存的存储器。编好的程序由计算机操作系统装入辅助存储器中，程序运行时，附加的辅助硬件机构和存储管理软件会把辅存的程序一块块自动调入主存由CPU执行或从主存调出。,（2）
31、虚地址和实地址,虚地址：虚拟存储器的辅存部分也能让用户象内存一样使用，用户编程时指令地址允许涉及辅存大小的空间范围，这种指令地址称为“虚地址”(即虚拟地址)或叫“逻辑地址”。虚地址对应的存储空间称为“虚存空间”或叫“逻辑空间”。实际的主存储器单元的地址则称为“实地址”（即主存地址），或叫“物理地址”，实地址对应的是“主存空间”，也称“物理空间”。,虚实地址变换：,虚拟存储器的用户程序以虚地址编址并存放在辅存里，程序运行时CPU以虚地址访问主存，由辅助硬件找出虚地址和物理地址的对应关系，判断这个虚地址指示的存储单元内容是否已装入主存，如果在主存，就经辅助软硬件自动把虚地址变换成主存实地址，CPU
32、就直接访问主存：如果不在主存，则要将辅存内容向主存调度，然后再进行访问。,辅存向主存的调度以程序块为单位进行。计算机系统存储管理软件和相应的硬件可把访问单元所在的程序块从辅存调入主存。虚拟存储器在程序执行中其各程序块在主存和辅存之间可进行自动调度和地址变换，主存与辅存形成一个统一的有机体，对于用户是透明的,由于CPU只对主存操作，虚拟存储器存取速度主要取决于主存而不是慢速的辅存，但又具有辅存的容量和接近辅存的成本。程序员可以在比主存大得多的空间编制程序且免去对程序分块、对存储空间动态分配的繁重工作，大大缩短了应用软件开发周期。虚拟存储器是实现小内存运行大程序的有效办法，虽然需要增加一些硬件费用
33、和系统软件的开销，可是它的优越性使它在大、中、小型机器中都得到运用。,（3）虚拟存储器和主存-CACHE存储器,虚拟存储器和主存Cache存储器是两个不同存储层次的存储体系。相同之处：都把程序划分为一个个信息块，运行时都能自动地把信息块从慢速存储器向快速存储器调度，信息块的调度都采用一定的替换策略，新的信息块将淘汰最不活跃的旧的信息块，以提高继续运行时的命中率。新调入的信息块需遵守一定的映射关系变换地址后来确定其在存储器的位置,不同之处：1.Cache存储器采用与CPU速度匹配的快速存储元件弥补了主存和CPU之间的速度差距，而虚拟存储器虽然最大限度地减少了慢速辅存对CPU的影响，但它的主要功能
34、是用来弥补主存和辅存之间的容量差距，具有提供大容量和程序编址方便的优点。2.两个存储体系均以信息块作为存储层次之间基本信息的传送单位，Cache存储器每次传送的信息块是定长的，只有几十字节，而虚拟存储器信息块划分方案很多，有页、段等等，长度均在几百几百K字节左右。两个存储体系均以信息块作为存储层次之间基本信息的传递单位，主存-CACHE存储器每次传递是定长的的信息块，长度只有几十字节，而虚拟存储器信息块划分方案很多，有页、段等等，长度均在几百字节至几千字节左右。3.CPU访问快速Cache存储器的速度比访问慢速主存快510倍。虚拟存储器中主存的速度要比辅存缩短1001000倍以上。,4主存-C
35、ache存储体系中CPU与Cache和主存都建立了直接访问的通道一旦不命中时，CFU就直接访问主存并同时向Cache调度信息块，从而减少了CPU等待的时间。而辅助存储器与CPU之间没有直接通路，一旦在主存不命中时，只能从辅存调块到主存。因为辅存的速度相对CPU的差距太大，调度需要毫秒级时间，因此，CPU一般改换执行另一个程序，等到调度完成后才返回原程序继续工作。5 Cache存储器存取信息的过程、地址变换和替换策略全部用硬件实现，对程序员均是透明的。而主存-辅存层次的虚拟存储器基本上是由操作系统的存储管理软件并辅助一些硬件来进行信息块的划分和主存-辅存之间的调度，所以对设计存储管理软件的系统程
36、序员来说，它是不透明的，而对广大用户，因为虚拟存储路提供了庞大的逻辑空间可以任意使用，所以对应用程序员是透明的。,五、虚拟存储器的几种实现方法,按虚拟存储器信息块的划分方案不同，虚拟存储器的实现，可以分为页式虚拟存储器、段式虚拟存储器、段页式虚拟存储器等集中形式，其中，段页式虚拟存储器综合了段式和页式结构的优点，是一种较好的虚拟存储器信息块的划分方案，也是目前大中型计算机系统中普遍采用的一种方式。,MajpjMVcyzj21HLfrvy96dv02lPPfYgxUS7IYmZkyEmZ0kGeYZS3bpLCkYH1lt4EK7CxmUX3ijoYSOer7ZuaVWYgz4EpZrUirVp
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