数字集成电路设计基础教学PPT.ppt

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1、第四章 数字集成电路设计基础,4.1 MOS开关及CMOS传输门4.2 CMOS反相器 4.3 全互补CMOS集成门电路 4.4 改进的CMOS逻辑电路 4.5 移位寄存器、锁存器、触发器、I/O单元,4.1 MOS开关及CMOS传输门,NMOS管在截止区、线性区、恒流区的电流方程如下式所示：,UGSUGS-UTHN(恒流区),PMOS在截止区、线性区、恒流区的电流方程如式(3-5)所示：,|UGS|UTHP|(截止区),|UDS|UGS|-|UTHP|(线性区),|UDS|UGS|-|UTHP|(恒流区),(3-5a),(3-5b),(3-5c),4.2 CMOS反相器,4.2.1 反相器电

2、路 图 4-6 给出了一些反相器电路。其中图4-6(a)为电阻负载反相器，在集成电路中，这种反相器一般不被采用。图4-6(b)为增强型NMOS做负载的反相器(称之为E/E电路)，为使负载管导通，其栅极接UDD，2管相当于共栅组态，等效负载电阻很小(1/gm2),增益很小，而且为保证沟道与衬底隔离，衬底要接到全电路的最低电位点(地)，,因此V2管(也称上拉管)存在背栅效应(体效应)。此电路当Ui=0 时，1管截止，输出为高电平;而当Ui=1 时，V1管导通，输出为低电平。图 4-6(c)所示电路用耗尽型NMOS做负载管(称为E/D 电路)，其栅、源极之间短路，UGS2=0,等效负载约为rds2，

3、阻值较大，增益也较大，而且V2管同样存在背栅效应。图 4-6(d)所示电路为CMOS反相器，P管衬底接UDD,N管衬底接地，栅极与各自的源极相连，消除了背栅效应，而且P管与N管轮流导通截止，输出不是0就是UDD，不像图 4-6(b),(c)所示电路，两管导通存在分压问题，故图4-6(b)、(c)电路称为“有比电路”，而CMOS反相器称为“无比电路”。,图 4-6 反相器电路(a)电阻负载反相器；(b)用增强型NMOS做负载的E/E反相器；(c)用耗尽型NMOS做负载的E/D反相器；(d)CMOS反相器,Vi为低时：驱动管截止，输出为高电平：Voh=VddVi为高时：输出为低电平：其中Ron为晶

4、体管的导通电阻。为了使Vol足够低，要求Ron与R应有合适的比例。因此，E/R反相器为有比反相器。,一、电阻负载反相器（E/R）,饱和负载E/E反相器Vi为低电平时：Vi为高电平时：负载管饱和，驱动管非饱和。解之得：令：则：,二、增强型负载反相器（E/E）,2、非饱和负载E/E反相器Vi为低电平时：Voh=VddVi为高电平时：两管都处于非饱和工作状态因为：VolVdd，Vol2(Vgg-Vtl)-Vdd所以：,一般情况下，ke=kl 所以：为使E/E反相器的输出低电平足够低，要求 足够大。即，驱动管的宽长比与负载管的宽长比足够大。E/E反相器为有比反相器,三、耗尽负载反相器（E/D）栅漏短接

5、的E/D反相器：工作情况与E/E非饱和负载反相器特性相同，这里不再介绍了。,栅源短接的E/D反相器Vi为低电平时：Te截止，Idsl=Idse=0,Voh=VddVi为高电平时：Te非饱和，Tl饱和。根据两管电流公式：,E/D反相器也是有比反相器,14,CMOS Inverter,特点：Vin作为PMOS和NMOS的共栅极；Vout作为共漏极；VDD作为PMOS的源极和体端；GND作为NMOS的源极和体端,反相器的逻辑符号,15,Two Inverters,Connect in Metal,Share power and groundAbut cells,标准单元形式的门电路的版图设计通过等高

6、的设计共享电源和地线通过邻接的设计减小面积,16,CMOS反相器的直流特性,Vin=0，NMOS截止，PMOS导通，稳态Vout=VDD,“1”；Vin=VDD，NMOS导通，PMOS截止,稳态Vout=0；,反相器的工作特点：Vout=Vin；稳态单管导通，没有直通电流,17,反相器中MOSFET的工作区域,N-SP-O,Vout+VTP=Vin,Vout+VTN=Vin,18,分析直流特性的出发点：直流条件下没有输出电流满足：IDN=IDP,Voltage Transfer Characteristic(VTC),N-SP-O,公式,2023/2/7,19,线性区,饱和区,P管线性区：Is

7、d=p|Vds|(|Vgs|-|Vtp|-|Vds|/2)饱和区：Isd=(p/2)(|Vgs|-|Vtp|)K=Cox n 工艺因子=K(W/L)导电因子,20,1、反相器的VTC,1、特点：N-O&P-L（K也可用表示）2、特点：N-S&P-L,比例因子,21,反相器VTC,3、特点：N-S&P-S,反相器的逻辑阈值电平（逻辑转折点）,22,反相器VTC,4、特点：N-L&P-S5、特点：N-L&P-O,CMOS反相器实现全摆幅,23,3区的高度为两个阈值之和,Voltage Transfer Characteristic(VTC),Vout+VTP=Vin,Vout+VTN=Vin,24

8、,实际CMOS反相器的VTC,对应Vit的输入,输出不是一条垂直线,25,直流转移特性,分段讨论Inverter的导通电流 1.Vin=VTNIon=IDN=IDP=0，2.VTNVinVout-|VTP|Ion=IDN=IDP UP 3.Vin=VitIon=Ipeak at Vin=Vit 4.Vout+VTNVinVDD-|VTP|Ion=IDN=IDP DOWN 5.VDD-|VTP|VinVDDIon=IDN=IDP=0，,各种反相器小结：希望反相器的过渡区越陡越好，CMOS反相器最接近于理想反相器。,27,反相器的直流噪声容限,数字电路中信号在Vdd和Gnd之间转换，各种干扰信号，

9、可能使得电路中某些结点的信号电平偏离理想电平（Vdd，Gnd），产生所谓的噪声噪声会对电路的可靠性造成影响,i,(,t,),Inductive coupling,Capacitive coupling,Power and ground,noise,v,(,t,),V,DD,CMOS反相器的噪声容限 所谓噪声容限，是指电路在噪声干扰下，逻辑关系发生偏离(误动作)的最大允许值。如图4-10所示，若输入信号中混入了干扰，当此干扰大过反相器输入电压阈值时，则使原本应该是高电平的输出信号翻转为低电平，或使原本应该是低电平的输出信号翻转为高电平。,图 4-10 噪声容限定义,噪声容限有许多种定义法，其中一

10、种以输入阈值电压UiT为界，则低端的噪声容限为UNL，高端的噪声容限为UNH，如图4-10所示，有 UNL=UiT(4-18)UNH=UDD-UiT(4-19)若要使高端噪声容限和低端噪声容限相等，即 UNL=UNH(4-20),则,(4-21),人们称此时的噪声容限为最佳噪声容限。又知,(4-22),若P管阈值电压UTHP与N管阈值电压UTHN相等，则得 N=P(4-23),导电因子,(4-24),(4-25),该式告诉我们，在最佳噪声容限下，要求P管的尺寸比N管大 24 倍。如果沟道长度设计成一样的，则P管的沟道宽度要比N管大，即,(4-26a)(4-26b),如果取,(4-27a),则,

11、(4-27b),那么UiT偏小(左移)，UNLUNH。,35,反相器的直流噪声容限,噪声容限定义2：单位增益点 在2、4区存在|dVout/dVin|=1的 单位增益点 在2、4区求得增益点对应的Vin(分别为Vc1和Vc2)，VNL=Vc1 VNH=VDD-Vc2,图2-14 SCMOS设计规则图示,图 4-11 N=P,的,反相器版图,图4-12,NP的 反相器版图,39,CMOS电路的优点,具有最大的逻辑摆幅在低电平状态不存在直流导通电流静态功耗低直流噪声容限大采用对称设计获得最佳性能,40,直流特性和瞬态特性,直流特性有助于我们理解反相器中器件的工作状态和电路的噪声特性瞬态特性，即输入

12、信号随着时间变化过程中，输出信号的变化情况瞬态特性决定着电路的速度,41,1、上升时间和下降时间,(1)出现上升/下降的原因:Vin跳变(由0到1，或相反)，Vout不会立刻反相(2)Vout不会立刻反相的原因？(3)上升时间 rise-time/下降时 间 fall-time(tr/tf)的定义,上升时间:输出从逻辑摆幅的10%10变化到90%,下降时间:输出从逻辑摆幅的90%90变化到10%,42,传输延迟时间,电路的工作速度取决于传输延迟时间输入信号变化50到输出信号变化50的时间根据输出信号情况，分为上升延迟和下降延迟时间,43,分析上升时间的等效电路,(1)物理思想：通过PMOS对V

13、out节点的电容充电(2)IDP是随输出变化的 Vout|VTP|,PMOS在线性区,44,分析下降时间的等效电路,(1)与上升电路类似的分析：通过NMOS对Vout节点的 电容放电(2)IDN的计算 VoutVDD-VTN NMOS饱和；VoutVDD-VTN NMOS线性,1、下降时间：设：输入波形为理想脉冲Cl上的电压从0.9Vdd下降到Vdd-Vtn过程中，N管工作在饱和区Cl上的电压从Vdd-Vtn下降到0.1Vdd过程中，N管工作在线性区根据放电电流的瞬态方程：,2023/2/7,45,（1）当VoVdd-Vtn时：令：Vo从0.9Vdd下降到Vdd-Vtn时间为tf1（2）当Vo

14、 Vdd-Vtn时：令：Vo从Vdd-Vtn下降到0.1Vdd时间为tf2,46,CMOS反相器下降时间为：设：Vtn=0.2Vdd Vdd=5v2、上升时间：由充电电流的瞬态方程：,2023/2/7,47,（1）当Vo|Vtp|时：令：Vo从|Vtp|上升至0.9Vdd的时间为tr2,2023/2/7,48,CMOS反相器的上升时间为：设：|Vtp|=0.2Vdd如果两管尺寸相同：时，有：,2023/2/7,49,两管尺寸相同时，上升延迟时间比下降延迟时间长，这是因为电子迁移率大于孔穴迁移率的原因。若要求tr=tf，则要求n=p 即：,2023/2/7,50,3、延迟时间 根据延迟时间的定义

15、：td为输入信号变化到50%Vdd时刻的时刻到输出电压变化到50%Vdd时刻之间的时间差。但这样的延迟 比较难以计算。,2023/2/7,51,通常假设输入信号为理想的阶跃信号的情况下，计算门的平均延迟时间：,2023/2/7,52,延迟时间：影响因素,2023/2/7,53,上升和下降时间同电路充放电的电流和电容有关因此，同器件的阈值电压，导电因子和电路的电源电压和负载电容有关,54,CMOS反相器的负载电容,55,提高反相器的速度,增加器件的宽长比会同时增加导电因子和器件的栅电容和漏区电容对于固定的大负载电容可以通过增加器件尺寸提高速度对于小负载，反相器速度不会随着尺寸出现明显增加,56,

16、瞬态响应：仿真波形,tpLH,tpHL,57,CMOS 反相器的设计,完成能够实现设计要求的集成电路产品设计要求：功能可靠性速度面积功耗,58,噪声容限：逻辑阈值点 把Vit(Vth)做为允许的输入高电平和 低电平极限 VNLM=Vit VNHM=VDD-Vit VNLM与VNHM中较小的 决定最大直流噪声容限,1、反相器的可靠性,59,可靠性：噪声容限,面向可靠性最优的设计目标，噪声容限最大就是使得VitVdd/2在反相器的设计中通过器件尺寸的设计保持电路满足噪声容限的要求利用噪声容限的设计要求可以得到Wp和Wn的一个方程,60,2、反相器的速度,一般用反相器的平均延迟时间表示速度也可以分别

17、用上升和下降延迟时间表示利用速度的设计要求可以得到Wp和Wn的一个方程,61,3、反相器的面积,减小器件的宽度可以减小面积例如最小面积的要求可以采用最小尺寸的器件尺寸利用面积的设计要求可以得到Wp和Wn的一个方程,62,4、反相器的功耗,增加器件宽长比会增加电容电路速度增加也会提高功耗电源电压的增加功耗暂时不作为反相器设计的约束,63,反相器设计：小结,利用可靠性、速度和面积约束中的两个就可以得到一组Wp和Wn对称反相器：对于NMOS和PMOS阈值基本相等的工艺，设计r1对称反相器具有最大的噪声容限和相等的上升和下降延迟，在没有具体设计要求情况下是相对优化的设计,反相器的应用,1.起反向功能的

18、逻辑器件2.整形用（不规则的波整理成方波）3.缓冲4.延时,2023/2/7,64,输入信号的整形,输入的信号可能是一个类正弦波，或者梯形波，可以用施密特触发器或者反相器进行整形,2023/2/7,65,施密特电路有迟滞功能，但是如果要求不高也可以用反相器来做一般要求宽长比比较大N管可能会在8:1左右,缓冲,也就是buffer，在做数字设计的时候，尤其是时钟树的设计的时候，常需要加buffer来增加驱动能力，这个buffer就是由反相器构成的有使信号反向的buffer，可以理解为由一个反相器构成也有信号不翻转的buffer，可以理解为由两个反相器构成要求驱动能力，高宽长比,2023/2/7,6

19、6,延时,在产生不交叠时钟等电路中可能需要用反相器做延时器件，这时宽比长短,2023/2/7,67,68,作业,设计一个CMOS反相器，采用0.5m工艺，使最大噪声容限不小于0.44 VDD，且驱动1pF负载电容时上升、下降时间不大于10ns，设VDD=5V，VTN=0.8V，VTP=-1V，Cox=4.610-8 F/cm2，n=500 cm2/Vs、p=200 cm2/Vs。L采用最小长度，画出反相器版图。,2023/2/7,69,得到：P=3.3910-5(A/V2),N=3.2810-5(A/V2),考察噪声容限：,VNLM=Vit=2.43V=0.49 VDD,VNHM=VDD-Vi

20、t=2.57V=0.51 VDD,4.1 MOS开关及CMOS传输门,NMOS管在截止区、线性区、恒流区的电流方程如下式所示：,UGSUGS-UTHN(恒流区),PMOS在截止区、线性区、恒流区的电流方程如式(3-5)所示：,|UGS|UTHP|(截止区),|UDS|UGS|-|UTHP|(线性区),|UDS|UGS|-|UTHP|(恒流区),(3-5a),(3-5b),(3-5c),73,MOS传输门结构,NMOS传输门 Pass Transistor 源、漏端不固定双向导通,CMOS传输门Transmission GateNMOS,PMOS并联源、漏端不固定栅极接相反信号两管同时导通或截止

21、,CMOS反相器,PMOS传输门 Pass Transistor 源、漏端不固定双向导通,74,NMOS传输门传输高电平特性,源端,(G),(D),(s),VD=VG,器件始终处于饱和区,直到截止（类似于饱和负载的特性）,Vin=VDD,Vc=VDD,75,NMOS传输高电平,输出电压：有阈值损失工作在饱和区，但是电流不恒定衬偏效应增加阈值损失减小电流低效传输高电平(电平质量差，充电电流小),Vin=VDD,Vc=VDD，VoutVDDVth,76,NMOS传输门传输低电平特性,漏端,(G),(s),(D),Hints:器件先处于饱和区，后处于线性区（类似于CMOS反相器中 的NMOS管）,V

22、in=0,Vc=VDD,77,NMOS传输低电平,输出电压：没有阈值损失先工作在饱和区，后进入线形区没有衬偏效应高效传输低电平（电平质量好，充电电流大）,Vin=0,Vc=VDD，Vout0,78,NMOS传输高电平和低电平,由于工作状态不同，以及衬偏效应的影响NMOS传输高电平过程的等效电阻近似为传输低电平时的2-3倍,79,PMOS传输门传输特性,传输高电平情况,传输低电平情况,器件先处于饱和区，后处于线性区,器件始终处于饱和区,直到截止,结论是：当开关控制电压(UG)使MOS管导通时，NMOS、PMOS传输信号均存在阈值损失，只不过NMOS发生在传输高电平时，而PMOS发生在传输低电平时

23、。,81,CMOS传输门传输高电平特性,传输高电平分为3个阶段：（1）NMOS和PMOS都饱和；（2）NMOS饱和,PMOS线性；（3）NMOS截止,PMOS线性。,82,CMOS传输门传输低电平特性,传输低电平分为3个阶段：（1）NMOS和PMOS都饱和；（2）NMOS线性,PMOS饱和；（3）NMOS线性,PMOS截止。,83,CMOS传输门直流电压传输特性,始终有一个器件是导通的，可以传输全摆幅的信号,84,CMOS传输门导通电流的变化,传输高电平,传输低电平,85,NMOS传输门的电平恢复 阈值损失,0,0.5,1,1.5,2,0.0,1.0,2.0,3.0,Time ns,V,o,l

24、,t,a,g,e,V,x,Out,In,NMOS传输门,A=,2.5 V,B,C=,2.5,V,C,L,A=,2.5 V,C=,2.5 V,B,M,2,M,1,M,n,阈值损失降低了噪声容限，并引起静态短路功耗可以采用CMOS传输门，但是结构复杂,V,B,does not pull up to 2.5V,but 2.5V-,V,TN,87,NMOS 传输门:电平恢复器件,M,2,M,1,M,n,M,r,Out,A,B,V,DD,V,DD,X,Mr一般取最小尺寸LL，这样引入漏区电容最小,88,Restorer Sizing,W,/,L,r,=1.0/0.25,W,/,L,r,=1.25/0.2

25、5,W,/,L,r,=1.50/0.25,W,/,L,r,=1.75/0.25,V,o,l,t,a,g,e,V,Time ps,3.0,电平恢复作用的PMOS器件Mr的宽长比不能太大，否则电路无法工作Mr一般取最小尺寸LL，这样引入漏区电容最小Mr甚至可以取为倒比例（W/L1）,3.CMOS传输门的设计 为保证导电沟道与衬底的隔离(PN结反偏)，N管的衬底必须接地，P管的衬底必须接电源(UDD)。沟道电流ID与管子的宽长比(W/L)成正比，为使传输速度快，要求ID大些，沟道长度L取决于硅栅多晶硅条的宽度，视工艺而定。一般L取工艺最小宽度(2），那么，要使ID大，就要将沟道宽度W设计得大一些。（

26、时钟慢的情况）（时钟快的情况最好采用最小宽长，减时钟馈通效应）,4.连线延迟 在版图设计中，往往用金属和多晶硅做互连线，而扩散层电容较大，除短线外，一般不宜做信号连线。采用多晶硅做连线时，可将其等效为若干段分布RC网络的级联，使信号传输速度下降，产生延迟，如图 所示。,(4-41),在计算连线延迟时，我们用最简单的RC网络模型。考察节点Vi的时间响应：,当网络节点分得很密时，上式可写成微分形式：式中：r为单位长度电阻，c为单位长度电容。通常信号在连线上的传播延迟时间可以用下式估算：其中：l为连线长度，由于，l在连线延迟中起主要作用。为了减小延迟时间，可行的策略是在连线中加若干个Buffer。,

27、图 4-17 互连线的RC模型,金属线宽的确定 金属在传递电流时，电流密度有一定的限制。如果电流过大，而超过导体的域值Jth，会使导体内产生电迁移现象，导致电路失效。所谓金属电迁移失效，通常是指金属层因金属离子的迁移在局部区域由质量堆积(Pileup)而出现小丘(Hillock s)或品须，或由质量亏损出现空洞(Voids)而造成的器件或互连性能退化或失效。通常在高温、强电场下引起。Al的Jth一般为0.8-1.0 mA/m,2023/2/7,94,例如：Al的最小线宽为3，=2.5m，Al的厚度约为1m，Al的横截面积为7.5m。取：Jth=1mA/m，则：导线可流过7.5mA的电流。如果电

28、路实际工作电流大于此电流值，就需要增加金属线宽，以防止电迁移现象出现。近两年来，人们正在研究采用Cu来代替Al做连线。铝的电阻率在3.1/cm，而铜的电阻率在1.7/cm。因此，铜代替铝可使连线设计得更细，而不会产生过大的寄生电阻、电容。此外，还可以改善电迁移。,2023/2/7,95,关于散热问题：（1）减小各级门的功耗是集成电路设计目标之一。（2）降低功耗会使门的延迟时间增大。（3）目前，采用使散热均匀分布的方法来解决由于局部功耗过大，而造成的局部过热。,2023/2/7,96,关于供电问题：在进行P/G布线时，主要考虑的约束条件是：（1）满足节点最大电压降的要求；（2）满足电迁移的要求；

29、（3）满足供电均匀的要求；（4）满足噪声的要求。优化目标是连线面积最小。*注意：趋肤效应：对于导体中的交流电流，靠近导体表面处的电流密度大于导体内部电流密度的现象。随着电流频率的提高，趋肤效应使导体的电阻增大，电感减小。,2023/2/7,97,图 4-18 分段锥形的互连线,表4-2 可忽略延迟效应的最大允许长度,电路扇出延迟 逻辑门的输出端所接的输入门的个数称为电路的扇出：Fout。对于电路扇出参数的主要限制是：,2023/2/7,100,扇出端的负载等于每个输入端的栅电容之和：在电路设计中，如果一个反相器的扇出为N，即Fout=N。其驱动能力应提高N倍，才能获得与其驱动一级门相同的延迟时

30、间。否则它的上升及下降时间都会下降N倍。,2023/2/7,101,CMOS功耗1、静态功耗 CMOS在静态时，P、N管只有一个导通。由于没有Vdd到GND的直流通路，所以CMOS静态功耗应当等于零。但在实际当中，由于扩散区和衬底形成的PN结上存在反向漏电流：其中 A：PN结面积，Dn：电子扩散系数 Ln：电子扩散浓度，：本征载流子浓度静态功耗：其中：n为器件个数。,2023/2/7,102,2、动态功耗（1）假设输入波形为理想的阶跃波形 CMOS电路在“0”和“1”的转换过程中，P、N管会同时导通，产生一个窄脉冲电流，由Vdd到GND。同时，对负载电容充电也需要电流。平均功耗为：,2023/

31、2/7,103,由此可见，动态功耗与输入信号频率成正比。,2023/2/7,104,4.3 全互补CMOS集成门电路,2023/2/7,106,MOS管的串、并联特性晶体管的驱动能力是用其导电因子来表示的，值越大，其驱动能力越强。多个管子的串、并情况下，其等效导电因子应如何推导？一、两管串联：,2023/2/7,107,设：Vt相同，工作在线性区。将上式代入（1）得：由等效管得：,2023/2/7,108,比较（3）（4）得：同理可推出N个管子串联使用时，其等效增益因子为：,2023/2/7,109,二、两管并联：同理可证，N个Vt相等的管子并联使用时：,110,从反相器到逻辑门的构成,把单个

32、PMOS管和NMOS管换成多个串、并联的管子,逻辑门的延迟时间，可以用一等效反相器求得其近似值，该反相器中的下拉N型晶体管与上拉P型晶体管的尺寸，对应于原逻辑门中下拉或上拉路径的有效长度。,2023/2/7,111,2023/2/7,112,对于p=0.3 n，有,4.3.1 CMOS与非门设计 1.电路 CMOS与非门电路如图 4-21所示，其中NMOS管串联，PMOS管并联，A、B为输入变量，F为输出。,图 4 21 CMOS与非门,2.逻辑功能 该电路的逻辑功能如表 4-3 所示，可以完成“与非”运算。,表 4 3 CMOS与非门的功能,3.与非门所用管子数M 该电路所用管子数M为 M=

33、输入变量数2(4-44),117,直流电压传输特性两个输入信号同步,如果两个输入信号同步,118,两输入同步情况下逻辑阈值电平,若要求最大的噪声容限,高电平噪声容限变小,119,直流电压传输特性 两个输入信号不同步,B固定在VDD，输出随A变化的关系 A固定在VDD，输出随B变化的关系,等效反相器,特性条件,等效反相器阈值,120,二输入与非门的直流电压传输特性曲线,Issue:A变化和B变化的差别,等效反相器阈值,与非门中的体效应 如图 4-21 所示，图中一个NMOS的衬底不接地，所以该管的UBS0,存在体效应，该管的阈值电压将比UBS=0 的NMOS管阈值电压要大,(4-49),122,

34、分析n输入与非门的直流特性,n个输入信号同步时的逻辑阈值,n个输入信号只有1个输入变化,其余固定在高电平的逻辑阈值,最佳直流特性,n个输入信号不同步时，有（n1）种情况,图 4-23 与非门的版图设计,设：与非门的导电因子为：n1=n2=n p1=p2=p（1）a，b=1，1时，下拉管的等效导电因子：neff=n/2（2）a，b=0，0时，上拉管的等效导电因子：peff=2p（3）a，b=1，0或0，1时，上拉管的等效导电因子：peff=p综合以上情况，驱动能力最低的工作情况是（1）（3），应使：peff=p；neff=n/2,2023/2/7,124,即要求p管的沟道宽度比n管大1.25倍以

35、上。,125,CMOS或非门,电路图,逻辑图,真值表,表 4-4 或非门的逻辑功能,设：或非门的导电因子为：n1=n2=n p1=p2=p(1)当a，b=0，0 时，上拉管的等效导电因子：peff=p/2(2)当a，b=1，1时，下拉管的等效导电因子：neff=2n(3)当a，b=1，0或0，1时，下拉管的等效导电因子：neff=n综合以上情况，在驱动能力最低的工作情况（1）（3），应使：effp=p/2；effn=n即：p=2n 所以 Wp/Wn=2n/p 22.5=5 即要求p管的宽度要比n管宽度大5倍。,2023/2/7,127,图 4-25 或非门的版图设计,4.3.3 CMOS与或非

36、门和或与非门设计 CMOS与或非门要实现的逻辑函数为 F=A+CD(4-53)1.电路(1)NMOS逻辑块电路的设计。根据NMOS逻辑块“与串或并”的规律构成N逻辑块电路，如图 4-26所示。,图 4-26 NMOS逻辑块电路,(2)PMOS逻辑块电路的设计。根据PMOS逻辑“或串与并”的规律构成PMOS逻辑块电路,如图 4-27 所示。,图 4-27 PMOS逻辑块电路,(3)将NMOS逻辑块与PMOS逻辑块连接，接上电源和地，构成完整的逻辑电路，如图4-28所示。,图 4-28 实现与或非运算的电路,2023/2/7,133,(1)a,b,c,d=0,0,0,0 时：peff=p(2)a,

37、b,c,d=1,1,1,1时：neff=n(3)a,b,c,d有一个为1时：peff=2p/3(4)a,b,c,d=1,1,0,0 或 a,b,c,d=0,0,1,1时：neff=n/2(5)a,b,c,d=0,1,0,1或 1,0,1,0或 0,1,1,0或 1,0,0,1时：peff=p/2综合以上情况，在驱动能力最低的工作情况（4）（5），应使：effp=p/2 neff=n/2 要求：peff=neff 则：Wp/Wn=n/p2.5,3.另一种与或非门和或与非门电路(1)这种电路实现的函数如下：,(2)对应的电路分别如图 4-30、4-31所示。,图 4-30 实现 的电路,图4-31

38、 实现 的电路,137,CMOS电路结构的优化,相同的逻辑功能可以有不同的CMOS电路结构，可以根据速度和面积选择优化的结构,例如实现：,方案一：,方案二：,138,大扇入逻辑门的设计,实现8个变量“与”的三种方案,思考：三种方案的差别,139,第一种方案,CL=0.01pF,CL=1pF,in,x,Y,in,in,x,x,Y,Y,Wp=24umWn=12um,140,第二种方案,CL=0.01pF,CL=1pF,in,x,Y,in,in,x,x,Y,Y,Wp=24umWn=12um,141,第三种方案,CL=0.01pF,CL=1pF,Wp=24umWn=12um,in,x,Y,in,in,

39、x,x,Y,Y,142,三种方案的比较,MOS管 tp(1pF)面积 对称设计面积方案1 18 11.5ns 27 A0 83 A0方案2 20 8.5 30 A0 58 A0方案3 30 7.0 45 A0 63 A0 A0是最小NMOS管的面积,Wp=24umWn=12um,4.3.4 CMOS三态门和钟控CMOS逻辑电路 三态门是具有三种输出状态的逻辑门，这三种状态分别是高电平、低电平和高阻态。与普通反相器不同的是，三态门增加了使能控制信号，如图 4-32(a)所示。,三态门,2023/2/7,144,三态门，是指逻辑门的输出除有高、低电平两种状态外，还有第三种状态高阻状态的门电路 高阻

40、态相当于隔断状态。,4.3.5 CMOS异或门设计 异或门的函数为,(4-57),其逻辑关系如表4-5所示。,用两个CMOS反相器和一个CMOS传输门构成的异或门电路如图 4-33所示。,图 4-33 CMOS异或门,表4-5 异或门的逻辑关系,该电路的工作原理如下：第一个反相器由V1、V2组成，并由UDD供电，其输出为A。第二个反相器由V5、V6组成，其输入为B。该反相器是一个特殊的反相器，它不直接接电源UDD，而是由A和A供电，当A为1时才正确加电而工作，而A=0时，第二个反相器的供电电压极性是相反的，所以截止。传输门由V3、V4组成，其控制电压为A和A。,图 4-33 CMOS异或门,当

41、 A=0 时，第二个反相器截止，传输门开启而导通，B将通过传输门直接传到输出端，即,A=0 F=B,反之，当A=1 时，传输门截止，第二个反相器工作，B经反相后输出，故A=1 F=B 可见该电路的逻辑关系与表4-5是一致的。,4.3.6 CMOS同或门设计 同或门的函数式为,(4-59),电路图4-34可以实现同或功能。与异或门比较，该电路是将传输门、第二个反相器的PMOS管和NMOS管的位置互换了。该电路的逻辑功能及电路各部分的工作状况如表 4-6 所示。,图 4-34 同或门电路,表 4-6 同或门的工作状况,多路器（MUX）：通过控制信号从多个数据来源中选择一个传送出去。逆多路器（DEM

42、UX）：根据控制信号把一个数据送到多个输出端中的某一个。,约束条件：如果对m个数据进行m选一，则m个控制信号应满足：,多路器和逆多路器,控制信号的位数应满足：,二选一多路选择器,2023/2/7,154,E S Y3Y01 0 01 1 00 0 A3A00 1 B3B0,CMOS二选一多路器,改进：加输入、输出缓冲器。最终实现方案：,s1 s0Y0 0D00 1D11 0D21 1D3,四选一多路器,真值表,直接的实现方式：用一个与或非门加一个输出反相器,优点：用反相器作输出级有较好的 输出驱动能力缺点：第一级的与或非门扇入系数太大，将严重影响电路性能,另辟蹊径：做变换,四选一多路器：互补C

43、MOS结构,优点：逻辑门简化，有利于减小面积。用3个相同逻辑门,便于版图设计缺点：用与或非门做输出级，输出驱动能力差。,四选一多路器和逆多路器：传输门结构,用CMOS代替NMOS,避免高电平损失；,优点：电路简化，版图规整缺点：高电平有损失，输出驱动能力差。,将上述电路的I/O颠倒使用，就是逆多路器。,NMOS传输门进一步优化利用两级二选一实现,四选一多路器：传输门结构,4.3.8 CMOS全加器 如图 4-36(a)所示，图中A、B分别为加数与被加数，Ci为低位向本位的进位值，S为“和”，Co为本位向高位的进位值。全加器的逻辑关系为：,其真值表如表 4-11 所列。,图 4-36 全加器电路

44、(a)框图；(b)实现的电路图,表 4-11 全加器真值表,4.4 改进的CMOS逻辑电路,4.4.1 伪NMOS逻辑(Pseudo-NMOS Logic)电路 伪NMOS逻辑电路由一个NMOS逻辑块和一个PMOS管组成，如图4-38(a)所示。所用管子数为 管子数=输入变量数+1(4-60),1.伪NMOS 2输入或非门 如图 4-38(b)所示，伪NMOS或非门只需3个管子，而且PMOS管是固定偏置，不管A、B是“0”或“1”，PMOS管一直导通。因为PMOS管衬底接UDD，所以PMOS管和NMOS管均无衬底调制效应。,图 4-38 伪NMOS逻辑电路(a)框图；(b)伪NMOS或非门,2

45、.用伪NMOS实现复杂的逻辑关系 例 1 如图 4-39 所示，该电路的N逻辑块由5个管子组成，而PMOS管只有一个，实现的函数关系为,该电路为5变量输入，如果用全互补逻辑电路,则需10个管子；而用伪NMOS逻辑电路,只需要6个管子。,图 4-39 实现复杂函数关系的伪NMOS电路,例 2 如图4-40(a)所示，该电路是一个7变量输入的电路，但只用了8个管子。该电路实现的等效逻辑电路如图 4-40(b)所示，输出与输入关系如式(4-61)所示。,(4-61),图 4-40 7变量输入逻辑电路图及等效逻辑图(a)电路图；(b)等效逻辑图,例 3 用伪NMOS逻辑电路实现如图 所示的函数电路，该

46、电路的输出F为,(4-62),图 4-42 实现图 4-41逻辑功能的电路,伪NMOS电路是一个有比电路，当输出为“0”时，PMOS管有电流流过，因而存在直流功耗。其直流功耗为PMOS管的电流与电压的乘积，即,(4-63a),一个周期之内的平均功耗为,(4-63b),4.4.2 动态CMOS逻辑电路(预充电CMOS电路)1.电路 针对伪NMOS静态功耗大的问题，人们提出了一种动态CMOS电路。这种电路用的管子数比全互补型CMOS电路少，而静态功耗又比伪NMOS电路小。具体办法是在NMOS逻辑块下面增加一个N开关管，而且与PMOS一起由时钟控制其导通或截止，形成了所谓的“求值管”和“预充电管”，

47、如图 4-43(a)、(b)所示。,图 4-43 动态CMOS逻辑,2.工作原理 当时钟CLK为“0”时，PMOS管导通，输出为“1”，电容CL被“预充电”，所以PMOS管称为“预充电管”，此时不管输入变量为何值，输出始终为“1”。,当CLK为“1”时，求值管有条件地导通，而预充电管截止。输出F由输入变量和N逻辑块电路确定，所以称V1管为“求值管”。如图 4-43 所示，当 A=B=C=“1”时，F=0,此时NMOS所有管子导通，求值管也导通。而当A、B、C中有一个为“0”时，则串联的管子都不导通，F为“1”，因此F=ABC。,这种电路的特点是：(1)保证了静态功耗为0，因为求值管和预充电管是

48、轮流导通和截止的，因此此电路是一种无比电路。(2)所用管子数为 总的管子数=输入变量数+2(4-64)比全互补电路少得多，比伪NMOS电路仅多出一个。(3)每个输入只接一个NMOS管，故输入电容比全互补电路少一倍。,3.动态CMOS电路存在的问题 动态CMOS电路解决了旧的问题，又出现了新的矛盾，主要是：(1)输入变量只能在预充电期间变化，而在求值阶段必须保持稳定。(2)因为有分布电容存在，故产生了电荷再分配问题，而使输出高电平下降，容易造成逻辑混乱和错误。,如图 4-44 所示，该电路的输出为,(4-65),当CP-2CP-1时，Uo减小得比较多，有可能使F由正确的“1”变为错误的“0”。,

49、图 4-44 动态CMOS逻辑电路的电荷再分配问题,4.4.3 多米诺逻辑(Domino Logic)1.多米诺逻辑电路加反相器隔离 为了克服普通动态CMOS电路不能直接级联的问题，可以在第一级的输出和第二级的输入之间插入一级反相器做缓冲级，将两级隔离开，如图 4-46 所示。,图 4-46 多米诺逻辑电路(a)电路；(b)波形,在这种电路中，虽然由延迟引起F1 不马上下降，但反相器输出Z1始终维持在“0”，足以关闭下一级的NMOS逻辑块而使F2=“1”。,只有当第一级NMOS逻辑块完全开通，F1=“0”后，反相器输出Z1为“1”，才去开通第二级的NMOS逻辑块，如图 4-46(b)所示。,1

50、86,双稳态电路,电路结构:两个反相器输入、输出交叉耦合 两个稳定工作点 A、B 一个亚稳态 C,187,双稳态电路,从亚稳态向稳定工作点转换的过程，可以看作一个接近转换电平的初始信号经过一定级数的反相器链传递，变为合格的逻辑电平双稳态电路所处的状态是随机的，无法控制配上输入控制电路，可构成各种触发器,环形振荡器,2023/2/7,188,这种振荡器的特点是线路简单，起振容易，如果不加延迟网络则不需要阻容元件，便于集成化，缺点是没有延迟网络频率不便于灵活选择，要实现低频振荡需要很多的非门因而不易实现，另外由于门电路延迟时间有一定误差，制作时频率不太准确。,189,R-S锁存器,R-S锁存器真值