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1、8284介绍7.1.1 8284时钟发生器/驱动器 本节首页 在8086CPU内部没有有时时钟发生器，当组成微型机系统时，所需的时钟信号由外部时钟发生器提供。 8284是专门为8086设计的时钟发生器/驱动器。在8284中，不仅有时钟信号发生器，还有复位信号RESET和 准备好信号READY产生电路，这些电路分别向8086系统提供时钟信号CLK，复位信号RESET和准备好信号READY ，还可向外界提供晶振信号OSC以及外围芯片所需的时钟信号PCLK。 1.8284的引脚 8284是双列直插式18脚组件，其引脚分配如图7-1所示。其功能为： X1，X2：晶振输入端。 ASYNC：READY同步
2、选择输入。ASYNC信号决定READY的同步方式。当ASYNC为低电平时，提供两级READY同步 ，若ASYNC为高电平时，提供一级READY同步。 EFI：外来时钟输入端。当F/C接高电平时，由EFI端输入外来时钟。 输入时钟信号的频率为系统时钟CLK的三倍。 F/C：时钟源选择输入端。若F/C 接低电平，则系统时钟CLK由晶体振荡器产生；若F/C接高电平，则CLK 由外来时钟产生。 OSC：晶振输出端。输出频率为晶振频率，TTC电平。 CLK：提供给整个计算机系统的时钟信号，所以称为系统时钟。CLK的频率是晶体震荡器频率或EFI端输入频率 1/3，占空比为33%。 PCLK：为外设提供的输
3、出时钟信号，频率是CLK的1/2，占空比为50%。 RES:复位输入端，低电平有效。用于产生8086的RESET信号。由于8284 内部具有斯密特整形电路，因此RES可以是缓慢变化的脉冲信号，它经 8284内部电路整形而获得较陡的复位信号RESET。 RESET：提供给8086及整个系统的复位信号，高电平有效，其宽度由RES 决定。 AEN1,AEN2 :对应RDY1，RDY2的允许控制信号，低电平 有效。当AEN1为低电平时，RDY1 起作用，AEN2为低电平时，RDY2 起作用。在单CPU系统中AEN应接低电平，在多系统中，用这两个信号。 RDY1，RDY2：RDY高电平有效的输入信号。
4、可由系统总线的设备产生，它有效表示数据已收到或数据可以使用。 CSYNC：同步输入信号。用来使多个8284同步，以提供同步的CLK信号。CSYNC为高电平时，内部计数器复位 ；CSYNC为低电平时，才允许内部计数器计数。 2。8284的内部结构及工作原理 8284内部结构如图7-2所示。由CLK时钟信号产生电路，RESET复位信号产生电路及READY信号产生电路等组成。 (1).时钟电路 时钟发生电路由晶体振动器和分频器组成.当F/C脚接低电平时,它选择 晶体振荡器作为频率源,时钟频率由跨结接在X1,X2端晶体控制,振動器产生的脉冲 信号,经三分频后,成为占空比33%的时钟CLK.同时振荡器脉
5、冲信号直接经反相器 产生OSC信号输出.CLK经二分频得到占空比为50%的PCLK信号.OSC和PCLK都可作为 外围电路的时钟.当F/C接高电平时,它选择外来脉冲信号源,由EFI端输入,用和上述 相同的方法产生CLK,PCLK和OSC信号. 在多CPU结构中,要求所有8086时钟信号同步,要求多个8284同时同相位的工作,此时 一般在所有8284的EFI端接同一个外部时钟,用CSYNC信号控制它们同步.在CSYNC为高 电平时,禁止CLK输出,CSYNC为低电平时,又重新输出CLK信号,如向多个8284输出同一个 CSYNC信号,则各CPU都会严格同步,多CPU不能使用晶体振荡器,不然各82
6、84晶振稍有 差异,就不会同步. (2).复位信号产生电路 系统的复位信号必须与时钟信号同步,否则将使系统工作不 稳定.8284内部有一个斯密特整形电路和一个同步触发器组成复位信号发生电路.当复位 输入信号加到RES端,经过整形加到触发器D端,在CLK信号下降使触发器置1,产生同步复位 信号RESET的输出.借助在一功能,可用单独的RC网络产生符合要求的加电复位信号.在 IBN PC/XT中,电源好信号PWRGOOF加到RES端. (3).准备好信号产生电路 为了使存储器或者外设接口与CPU速度相匹配,需要给CPU 一个准备好信号.READY产生电路是由俩个同步触发器及一些门电路组成.输给CP
7、U的READY 信号是由8284提供的,8284的准备好控制电路有两组输入信号,每一组都有允许信号AEN 和设备准备好信号RDY,8284设置两个准备好信号输入RDY1和RDY2是为了支持多总线 结构,使一个8086可连接两组独立的系统总线.因为每组系统总线可能会有自己的RDY线 为了仲裁总线的优先级,RDY1和RDY2各带有允许信号AEN1和AEN2,AEN1和AEN2由用户 设计的总线优先级仲裁逻辑电路产生. ASYNC为同步级的选择信号,如设备准备好信号RDY1和RDY2与CLK同步输入,且能满足 定时要求时,只需采用一级同步.这时将ASYNC置为高电平,被选择的RDY1或RDY2只通过 同步触发器FF2与CLK进行一级同步后作为READY信号输出.若RDY1和RDY2为异步输入或 不满足定时要求,则需要进行二级同步.此时将ASYNC置为低电平,RDY1和RDY2需要通过 FF1和FF2与CLK进行二级同步后,才能作为READY信号输出。 图7-3是8284的工作波形图. 上一页 下一页
