FPGA题及答案.docx

《FPGA题及答案.docx》由会员分享，可在线阅读，更多相关《FPGA题及答案.docx（11页珍藏版）》请在三一办公上搜索。

1、FPGA题及答案 西安工业大学 FPGA 复习题及答案 -zwj 一、填空题 1、本课程的讲授目标：了解一种新技术EDA；掌握一种设计工具；掌握一种语言Verilog HDL。 2、使用Quartus II进行逻辑设计，常用的设计思想的输入方式有：原理图、HDL 等。 3、高级语言C程序经过软件程序编译器形成cpu指令/数据代码流；Verilog HDL程序经过综合器形成电路网表文件 4、CPLD是在PAL，GAL等类型器件的基础上发展起来的与或阵列型PLD器件，大多数FPGA采用了查找表结构，其物理结构是静态存储器SRAM.。 5、JTAG边界扫描技术用于对高密度、引脚密集的器件和系统进行测

2、试，如：CPU，DSP，ARM，PLD等。同时，JTAG接口也被赋予了更多的功能：编程下载、在线逻辑分析。 6、使用Verilog HDL进行逻辑设计，变量的值有4种状态：0、1、x、z； 7、定义逻辑功能的几种基本方法：用assign持续赋值语句定义、用always过程块定义、调用元件。 8、整数按如下方式书写：+/- 即 +/-size 为对应二进制数的宽度；base为进制；value是基于进制的数字序列。进制有如下4种表示形式： 二进制、十进制、十六进制、八进制 9、定义reg型标量型变量：reg qout; /变量名 qout 10、定义wire型向量：wire7:0 databus；

3、 /databus的宽度是8位 11、在状态机设计中使用一位热码定义5种状态，并定义状态变量： parameter s0=5b00001，s1=5b 00010，s2=5b 00100，s3=5b 01000，s4=5b 10000； reg 4:0 state,next_state; 12、在状态机设计中使用顺序码定义5种状态，并定义状态变量： parameter s0=3b 000，s1=3b 001，s2=3b 010，s3=3b 011，s4=3b 100； 西安工业大学 FPGA 复习题及答案 -zwj reg 2:0 state,next_state; 一、 选择题 1、成为IEE

4、E标准的HDL有 A、ABEL-HDL B、AHDL C、VHDL D、Verilog HDL 2、Quartus II 是 公司的开发工具。A、Altera 集成 E、专用F、第三方 3、ModelSim 是Mentor公司的出色的软件，它属于编译型器，速度快，功能强。 A、综合 B、编译 C、仿真、 D、布局布线 E、编程配置 4、使用Altera 公司的Quartus II 和FPGA器件能够进行设计。 A、模拟电路设计 B、数字电路设计 C、PCB设计 D、高速电路设计 E、DSP设计 F、SOPC设计 5、使用Verilog HDL进行逻辑设计，端口类型有 A、input B、out

5、putC、inout D、buffer 6、使用Verilog HDL进行逻辑设计，可综合的变量类型有 A、reg B、Xilinx C、Lattice D、 西安工业大学 FPGA 复习题及答案 -zwj B、wire C、buffer D、string E、double F、integer 7、a=5b11001; b=5b10101;下面那个是正确的 A、a=5b00110; B、 a&b=5b10001; C、 a|b=5b11101; 8、下面那些语句可以被综合成电路 F、while A、initial B、always C、assign D、define E、for 二、 判断题

6、1、VHDL 和 Verilog HDL是一种HDL的两种名称 2Verilog HDL 是IEEE标准 3、相同的电路逻辑即可使用原理图方法输入也可使用HDL语言输入 4、Verilog HDL语言编写的程序都是可以被综合的，都能形成网表电路。 5、Verilog HDL语言即可用来做可综合的功能模块设计，又可以编写仿真文件实现对模块的测试。 6、“？”是高阻Z的另一种表述符号。 7COUNT与count是相同的标识符名称。 8、Verilog语言内部已经使用的词称为关键字或保留字，这些保留字用户不能作为变量或节点名字使用。关键字都是大写的。 9、下面3中连接符的使用能实现相同的功能 A、

7、3 a,b ；B、 a,b , a,b , a,b ；C、 a , b , a , b , a , b 西安工业大学 FPGA 复习题及答案 -zwj 10initial语句可以被综合器综合成电路。 三、编程题 6、用for语句描述七人投票表决器 module voter7(pass,vote); output pass; input6:0 vote; reg2:0 sum;integer i;reg pass; always (vote) begin sum=0; for(i=0;i=6;i=i+1) /for语句 if(votei) sum=sum+1; if(sum2) pass=1;

8、/超过4人赞成，则通过 else pass=0; End endmodule 8、4选1数据选择器 module mux4_1(out,in0,in1,in2,in3,sel); output out; input in0,in1,in2,in3; input1:0 sel; reg out; always (in0 or in1 or in2 or in3 or sel) /敏感信号列表 case(sel) 2b00: out=in0; 2b01: out=in1; 2b10: out=in2; 2b11: out=in3; default: out=x; endcase endmodule

9、 13、带同步清0/同步置1的D触发器 module dff_syn(q,qn,d,clk,set,reset); input d,clk,set,reset; output reg q,qn; always (posedge clk) begin if(reset) begin q=1b0;qn=1b1;end /同步清0，低电平有效 西安工业大学 FPGA 复习题及答案 -zwj else if(set) begin q=1b1;qn=1b0;end /同步置1，低电平有效 else begin q=d; qn=d; end end endmodule 14、带异步清0/异步置1的D触发器

10、 module dff_asyn(q,qn,d,clk,set,reset); input d,clk,set,reset; output reg q,qn; always (posedge clk or negedge set or negedge reset) begin if(reset) begin q=1b0;qn=1b1; end /异步清0，低电平有效 else if(set) begin q=1b1;qn=1b0; end /异步置1，低电平有效 else begin q=d;qn=d; end end endmodule 18、分频器设计 A、 module div6(clk

11、,rst,clk6); input rst,clk; output clk6; reg clk6; reg 1:0 cnt; always(posedge clk or posedge rst) begin if(rst=1b1) cnt=2b00; else if(cnt=2)begin cnt=2b00; clk6=clk6; end else cnt=cnt+1; end endmodule B、 module div1_15(clk,rst, clk16); 西安工业大学 FPGA 复习题及答案 -zwj input rst,clk; output clk16; reg clk16;

12、reg 3:0 cnt; always(posedge clk or posedge rst) begin if(rst=1b1) cnt=4b0000; else cnt=cnt+1; end always(posedge clk or posedge rst) begin if(rst=1b1) clk16=1b0; else if(clk16=15) clk16=1b1; else clk16=1b0; end endmodule 19、画出状态转移图，并采用有限状态机设计一个彩灯控制器，要求控制8个LED灯实现如下的演示花型： 从两边往中间逐个亮；全灭；从中间往两头逐个亮；全灭；循环执

13、行上述过程 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_Arith.ALL; USE IEEE.STD_LOGIC_Unsigned.ALL; ENTITY sfwy IS PORT(clk:IN STD_LOGIC; led: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); end; ARCHITECTURE one OF sfwy IS signal led_r: std_logic_vector(8 DOWNTO 0); signal tmp:std_logic_vector(25 dow

14、nto 0); signal q:std_logic; begin process(clk) begin if clk event and clk=1then tmp=tmp+1; end if; end process; q=tmp(25); 西安工业大学 FPGA 复习题及答案 -zwj led=led_r(7 DOWNTO 0); process(q) begin if qevent and q=1then led_r=led_r(7 DOWNTO 0) & 0; if led_r=000000000 THEN-循环完毕吗？ led_r=111111111;-是，则重新赋初值 end i

15、f; end if; end process; end one; 20、画出状态转移图，并采用有限状态机设计一个“1001”串行数据检测器。其输入、输出如下所示： 输入x：000 101 010 010 011 101 001 110 101 输出z：000 000 000 010 010 000 001 000 000 初始状态设为s0，此时检测数据序列为“0000”，当再检测到一个0时，仍为s0，当检测到1时，进入下一个状态s1，此时序列为“0001”；当在状态s1检测到0时，进入到状态s2，此时序列为“0010”，当检测到1时，仍为s1；当在状态s2检测到0时，进入到状态s3，此时序列为

16、“0100”，当检测到1时，进入s1；当在状态s3检测到0时，进入s0，当检测到1时，进入状态s4，此时序列为“1001”，结果输出为1；当在s4检测到0时，进入状态s2，当检测到1时，进入状态s1 实验代码： module sjjcq10_3(x,z,clk,reset,state); input x,clk,reset; output z; output2:0state; reg2:0state; reg z; parameter s0=d0,s1=d1,s2=d2,s3=d3,s4=d4; 西安工业大学 FPGA 复习题及答案 -zwj always(posedge clk) begin

17、 if(reset)begin state=s0;z=0;end else casex(state) s0: begin if(x=0) begin state=s0;z=0;end else begin state=s1;z=0;end end s1: begin if(x=0) begin state=s2;z=0;end else begin state=s1;z=0;end end s2:begin if(x=0) begin state=s3;z=0;end else begin state=s1;z=0;end end s3:begin if(x=0) begin state=s0

18、;z=0;end else begin state=s4;z=1;end end s4:begin if(x=0) begin state=s2;z=0;end else begin state=s1;z=0;end end default: state=s0; endcase end endmodule 三、 简答题 1、什么是IP复用技术，IP核对EDA技术的应用和发展有什么意义？ 答案： IP复用是指对系统中的某些模块直接使用自己的IP来实现，不用设计所有模块； IP核具有规范的接口协议，良好的可移植性与可测试性，为系统开发提供了可靠的保证 2、基于FPGA/CPLD的数字系统设计流程包

19、括哪些步骤？ 答案：设计输入。综合。布局布线。仿真和编程下载 3、功能仿真与时序仿真有什么区别？ 答案：不考虑信号时延等因素的仿真称为功能仿真；时序仿真又称为后仿真，是在选择具体器件并 西安工业大学 FPGA 复习题及答案 -zwj 完成布局布线后进行的包含延时的仿真。 4、wire型和reg型变量有什么本质区别？ 答案：Wire是常用的net型数据变量，net型数据数据相当于硬件电路中的各种物理连接；reg型变量属于variable型变量，必须放在过程语句中，通过过程赋值语句赋值。 5、说说JTAG接口都有哪些功能。 答案：JTAG边界扫描技术用于对高密度、引脚密集的器件和系统进行测试，如：

20、CPU，DSP，ARM，PLD等。同时，JTAG接口也被赋予了更多的功能：编程下载、在线逻辑分析。 6、CPLD和FPGA在结构上有什么明显的区别，各有何特点？ 答案：CPLD是宏单元结构，是一种可编程逻辑器件，它可以在制造完成后由用户根据自己的需要定义其逻辑功能。 FPGA是查找表结构，解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 CPLD更适合完成各种算法和组合逻辑,FPGA更适合于完成时序逻辑。 7、阻塞赋值和非阻塞赋值的区别？ 答案：阻塞赋值是在该语句结束是立即完成赋值操作；非阻塞赋值是在整个过程块结束是才完成赋值操作。 8、简单描述下面always过程敏感信号列表

21、中表达的信息： (a) /当信号a的值发生改变 /当信号a或信号b的值发生改变 答案：(a or b) (posedge clock) /当clock 的上升沿到来时 (negedge clock) /当clock 的下降沿到来时 (posedge clk or negedge reset) /当clk的上升沿到来或reset信号的下降沿到来 9、写出1、2、3、4、5、6、7、8、9的二进制编码、格雷编码、约翰逊编码、一位热编码的表达形式。 答案：二进制编码：0001.0010.0011.0100.0101.0110.0111.1000.1001. 西安工业大学 FPGA 复习题及答案 -zwj 格雷编码： 0001.0011.0010.0110.0111.0101.0100.1100.1101. 约翰逊编码：00000001.00000011.00000111.00001111.00011111.00111111.01111111.11111111. 11111110. 一位热编码：0000000000000010.0000000000000100.000000000001000.00000000010000. 0000000000100000.0000000001000000.0000000010000000.0000000100000000.