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1、数字电路基础期末考题一填空 12 =10 =16 28421BCD = 10 余3码 10 =格雷码 10 = ( ) 2 = ( )16 3( 110001 )补码= ( )原码 = ( ) 10 4若两个2位二进制数A=A1A0和B=B1B0相等，则表明A1B1= ；而A0B0=_。 5已知最小项ABC，其对应同样编号的最大项是_M7=A+B+C_。 6. 逻辑函数式为(B+C)D+AB，由对偶定理和反演定理写出此函数对偶函数为( )、反函数为( )。 7若逻辑函数F(A,B,C)=m(1,2,5)，则F(A,B,C)=M。 8在TTL的三态门、OC门、与非门、异或门电路中，为实现“线与”
2、逻辑功能应选 门；为实现总线系统，应选 门。 9逻辑函数的两种标准形式是 和 。 10目前我们所学的双极型集成门电路和单极型集成门电路的典型电路分别是 电路和 电路。 11对8路数据进行选择传输，所用的数据选择器的地址最少 位。 12设计一个365进制计数器最少需要 片74LS160。 13JK触发器的状态方程为Q*=Q，则其驱动方程中J = ( ) ，K = ( )。 14N个触发器构成的扭环形计数器中，无效状态有 ( ) 个。 15施密特触发器的主要用途是 、 、 。 16施密特触发器有 个稳定状态，多谐振荡器有 个稳定状态。 17在一个4位D/A转换器中，若是权电阻型网络，则其电阻取值有
3、_种；若是倒T形网络，则其电阻取值有_种。 18具有双极性输出的三位D/A转换器，其参考电压源为8V，当输出电压为3V时，其输入的数字量为 。 19已知被转换的信号的上限截止频率为10kHz，则A/D转换器的采样频率应高于 Hz；完成一次转换所用的时间应小于 。 20已知某4K4位的RAM芯片，它有地址线 条，数据线 条。 21某存储器共有6条地址线和8条双向数据线，则该存储器容量为_；若选择一个同容量的存储器，地址线及数据线总和最少为_条。 22FPGA的中文全称是 ，由于其编程数据是存放在 存储器中，一旦停电后这些编程数据便会丢失，所以每次开始工作时需要重新装载编程数据。 23一片4KB的
4、ROM能存储 个二值信息。 24N位D/A的分辨率要达到千分之一以上，则N至少应为 位。 25完成一次A/D转换一般要经过 、保持、 和 的过程。 1 二判断 1若两个函数具有不同的逻辑函数式，则两个逻辑函数必然不相等。 28421BCD码、5211BCD码和余三码都是恒权码。 3由于门电路的输出值不高，任何门电路的输出都可以接在一起。 4组合逻辑电路产生竞争冒险的主要原因是输入信号受到尖峰干扰。 5摩尔型时序电路，它的输出与输入及状态都有关。 6对T触发器和JK触发器，当T=J=K时，两个触发器的功能等效。 7EEPROM不仅可以读，也可以写，因此它属于随机存储器。 8单稳态触发器的暂稳态时
5、间与输入触发脉冲宽度成正比。 9石英晶体多谐振荡器的突出优点是振荡频率稳定。 10A/D转换过程中，必然会出现量化误差。 11CMOS传输门属于双向器件，它的输入端和输出端可以互易使用。 12时序逻辑电路一定会产生竞争-冒险现象。 13任何一个包含变量A的逻辑等式中，若以另外一个逻辑式代入式中所有A的位置，则等式仍然成立。 14在比较两个多位二进制数的大小时，必须自低而高地逐位比较。 15用3个JK触发器就可以实现3位循环码计数器。 16在穆尔型(Moore)电路中，输出信号仅取决于存储电路的状态。 17只读存储器在正常工作状态下只能从中读取数据。 18静态随机存储器(SRAM)工作时为了及时
6、补充漏掉的电荷，必须辅以必要的刷新控制电路。 19单稳态触发器的暂稳态通常是靠RC电路的充放电过程来维持。 20在D/A转换器在中，通常用分辨率和转换误差来描述转换精度。 三选择 1CMOS与非门的阈值电压是。 A1.4V； BVOH(max)； CVDD； D0.5VDD； E0V。 2下列电路中为时序逻辑电路的是。 A优先编码器； B移位寄存器； C超前进位加法器； D多位数值比较器； E维持阻塞触发器。 3米利型时序逻辑电路的输出。 A只与输入有关； B只与电路当前状态有关； C与电路输入和当前状态有关； D与电路输入和当前状态无关 4将时间上连续变化的模拟量转换为时间上离散的模拟量的过
7、程称为。 A采样； B量化； C微分； D编码； EA/D转换。 5可以将两个门电路的输出端并联使用的门电路是。 A集电极开路输出TTL门； BCMOS传输门； CTTL三态门； D推拉式输出TTL门； E三态输出的CMOS门。 6用户可编程的逻辑器件有。 AGAL； BE2PROM； CEPROM； DCPLD； EPAL。 7A/D转换器的种类很多，主要有。 A倒T形电阻网络型； B逐次渐近型； C双积分型； D权电流型； E并联比较型。 2 8一个输入高电平有效的8线-3线优先编码器，输出是低电平有效，则当8个输入端同时为1时，则输出编码应为。 A、111 B、011 C、100 D、0
8、00 9某4位D/A转换器满刻度输出值为5V，则其输出电压为3V时对应的输入数字量为。 A、1001 B、0011 C、0110 D、1100 E、其他 10在下列可编程逻辑器件中具有输出逻辑宏单元OLMC是。 A、PROM B、FPGA C、GAL D、PLA 四分析设计计算 1已知逻辑函数F=m (0,2,5,7,8,10 )+d (4,6,11,12 )，用卡诺图法将其化为最简与或式。 2设计一个组合逻辑电路，当四个输入变量A、B、C、D的取值相同时，电路输出Y为1；否则输出为0。写出Y的逻辑式，并用非门和与非门画出逻辑电路图。 3由8选1数据选择器构成的电路如下图所示。请写出输出F与输
9、入A、B、C之间的逻辑函数式，并将它化成最大项之积形式。 4试用4位并行加法器74LS283设计一个加/减运算电路。当控制信号M=0时它将两个输入的4位二进制数相加，而M=1时它将两个输入的二进制数相减。允许附加必要的门电路。 5计数器74161的连接图如下所示。列出状态转换图并说明计数进制。 LDQ0 Q1 Q2 Q3 C1RD74161EPCLKD0 D1 D2 DET3 1116用74160设计一个43进制、28进制、从1开始计数的12进制等计数器。 7试分析图示时序电路，画出相应的输出端Q1、Q2及Y的波形，设 Q1 Q2的初始状态为00 。 3 9二五十进制异步计数器74LS290接
10、成的计数器如图所示。 请画出电路的状态转换图；说明这是几进制计数器。 8用字扩展方式将4片2568位的RAM接成一个10248位RAM。请写出每一片RAM的地址范围。 10下图由555定时器实现的脉冲产生电路，根据图中参数回答： 说明两个555定时器分别实现什么功能的脉冲电路； 试定性画出两个555定时器输出电压Vo1、Vo的工作波形； 分别计算两个555定时器的输出波形周期和脉冲宽度。 4 11八位权电阻DAC电路。输入为d7d6.d0，已知R=2RF，VREF =10V。 求V0的输出范围；求输入d7 d 0 = 10010110 时的输出电压； 该DAC的分辨率为多少？ 12用同步十六进
11、制计数器74LS161和8位倒T形电阻网络D/A转换器组成的波形发生器电路。已知RF =R，VREF10V。 画出计数器输出Q2Q1Q0的状态转换图； 画出CLK信号作用下输出电压vo的波形，标出各点电压幅度； 写出此D/A转换器的分辨率。 10DRDLDD0 1 Q3 D2 1DQ2 3 EPQ1 CLKETQ0 CLKC0d0d1d2d3d4d5d6d7RFAvoS0S1S2S3S4S5S6S72R2R2R2R2R2R2R2R2RRRRRRRRVREFI13集成单稳态触发器74121外部连接和功能表如图所示，若VCC=5V，Rext=51kW，Cext=0.142mF。 试计算输出脉冲的暂稳态宽度； 请根据输入A1、A2、B的波形画出输出vO的波形。 A105101520253035t/msA205101520253035t/msB05101520253035t/msvO05101520253035t/ms14由计数器74LS161和4选1数据选择器构成的电路如图所示。 画出计数器输出Q3Q2Q1Q0的有效状态转换图； 画出CP作用下有效状态输出Q1、Q0的波形； 写出F依时钟节拍产生二进制序列。 5
