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1、2FSK数字调制通信系统的设计摘要调制解调器是通信系统中的关键设备，其性能的好坏直接关系到整个系统的性能。本次设计的FSK调制系统具有抗干扰、抗噪声、抗衰减性能较强、技术复杂程度比较低、成本低等诸多优点，因而广泛应用与实际电路中。在中低速数据传输通信系统中得到了较为广泛的应用。此外，许多集成芯片里也用到了FSK调制技术。本次设计的FSK电路可广泛用于计算机网络、办公自动化、远程自控系统及移频通信中。现代通信系统要求通信距离远、通信容量大、传输质量好。作为其关键技术之一的调制解调技术一直是人们研究的一个重要方向。从最早的模拟调幅调频技术的日臻完善,到现在数字调制技术的广泛运用,使得信息的传输更为
2、有效和可靠.。采用FSK调制方式的主要优点是：无需载波恢复，大大降低了系统复杂度。对幅度的非线性抗干扰能力强。因为FSK信号为恒包络信号，其信息完全包含在信号的过零点上，所以比起调幅信号，其对幅度非线性抗干扰能力要强。调制解调易用软硬件实现，简单易懂。关键字： VHDL语言；2FSK调制；2FSK解调；MFSK调制2FSK Digital modems Communication System DesignSummaryModem is the key equipment of communications system; its performance will have a direct
3、effect on the performance of the whole system. The design of the FSK modulation system has advantages such as anti-jamming, anti-noise, high-attenuation performance, relatively low technical complexity and low cost, thus widely applying in actual circuit. It has been more widely used in the low-spee
4、d data transmission communication system. In addition, many integrated chip also used the FSK modulation technique.The design of the FSK circuit can be widely used in computer networking, office automation, remote-controlled system and the frequency shift in communication. Modern communication syste
5、ms require far distance communications, telecommunications capacity, and transmission quality. As one of the key technologies of its modem technology has always been an important researching direction of people. From the earliest AM FM analog technology improving, and now digital modulation of the e
6、xtensive use of technology, making the transmission of information more effective and reliable. The main advantages of using FSK modulation are: without carrier recovery, significantly reducing system complexity. strong anti-interference capability on the rate of non-linear. Because the FSK signals
7、are constant envelope signals, the information are totally included in the over 0.1 signal point, rather than AM signals, having stronger anti-interference capability on the rate of non-linear. modem is easy to achieve by using software and easy-to-understand.Key word: VHDL Language；The 2FSK make；Th
8、e 2FSK solution adjust；The MFSK make绪论如今社会通信技术的发展速度可谓日新月异，计算机的出现在现代通信技术的各种媒体中占有独特的地位，计算机在当今社会的众多领域里不仅为各种信息处理设备被使用，而且它与通信向结合，使电信业务更加丰富。随着人类经济和文化的发展，人们对通信技术性能的需求也越来越迫切，从而又打打推动了通信科学的发展。在通信理论上，先后形成了“过滤和预测理论”、“香浓信息论”、“纠错编码理论”、“信源统计特性理论”、“调制理论”等。通信作为社会的基本设施和必要条件，引起的世界各国的广泛关注，通信的目的就是从一方向另一方传送信息，给对方以信息，但是消息
9、的传送一般都不是直接的，它必须借助于一定形式的信号才能便于远距离快速传输和进行各种处理。虽然基带信号可以直接传输，但是目前大多数信道不适合传输基带信号。现有通信网的主体为传输模拟信号而设计的，基待数字信号不能直接进入这样的通信网。基带信号一般都包含有频率较低，甚至是直流的分量，很难通过有限尺寸的天线得到有效辐射，因而无法利用无线信道来直接传播。对于大量有线信道，由于线路中多半串接有电容器或并接有变压器等隔直流元件，低频或直流分量就会受到很大限制。因此，为了使基带信号能利用这些信道进行传输，必须使代表信息的原始信号经过一种变换得到另一种新信号，这种变换救是调制。实际中一般选正弦信号为基带信号，称
10、为载波信号。代表所传信息的原始信号，使调制载波的信号。调制救是从载波的一个参量的变化来反映调制信号变化的过程。用载波幅度的变化来反映调制信号的称为振幅调制；用载波的频率、相位反映调制信号变化的调制分别成为频率调制和相位调制。而实现这些调制过程得设备成为调制器。从已调波形中恢复调制信号的过程称为解调，相应的设备成为解调器。一般讲调制器和解调器做成一个设备，可用于双向传输，称为调制解调器。调制的另一目的是便于线路复用。在进行夺路传输时，各路数据的原始基带型号的频谱往往是相互重叠的，不能在同一线路上同时出数。经过调制后，各路信号可已搬移到频带湖不重叠的频段去传输，从而避免多路传输中的相互干扰。基于这
11、种目的，信号经调制后在传输的方式又称为频带传输。调制信号时模拟信号的称为模拟调制，模拟调制是对载波信号的参量惊醒连续调制，在接受端则对载波信号的调制参量连续地估值；而数字调制则是用载波的某些离散状态来表征所传输的信息，在接受端也只要对载波信号的离散调制参量进行检测。二进制数字调制所用调制信号由代表“0”“1”的数字信号脉冲序列组成。因此，数字调制信号也成为键控信号。在二进制振幅调制、频率调制和相位调制分别称为振幅键控（ASK）、频移键控（FSK）、相移键控（PSK）。数字调制产生模拟信号，其载波参量的离散状态是与数字数据相对应的，这种信号适宜于在带通型的模拟信道上传输。频率调制是利用载波的频率
12、变化来传输信息的，其中最简单的一种方式是二进制频移键控（2FSK）调制，它是继振幅键控信号之后出现比较早的一种调制方式。由于它的抗衰减性能优于ASK，设备又不算复杂，实现也比较容易，所以一直在很多场合，例如在中低速数据传输，尤其在有衰减的无线信道中广泛应用。二进制频移键控（2FSK）用靠近在载波的两个不同频率表示两个二进制数。FSK信号有两种产生方法：载波调频法和频率选择法。载波调频法产生的是相位连续的FSK信号，相位连续FSK信号一般由一个振荡器产生，用基带信号改变振荡器的参数，使震荡频率发生变化，这时相位是连续的。频率选择法一般是相位不连续的FSK信号，相位不FSK信号一般由两个不同频率的
13、振荡器长生，由基带信号控制着两个频率信号的输出。由于这两个振荡器是相互独立的因此在转换或相反的过程中，不能保证相位的连续。了解了2FSK信号的基本概念后，利用Quartus II软件中的VHDL语言对2FSK频移键控系统就行调制、解调的程序设计；程序设计运行成功后，在利用VHDL语言对2FSK频移键控系统进行调制、解调的波形仿真；最后通过VHDL语言制作出2FSK频移键控系统调制、解调的电路图。1. EDA技术简介EDA技术就是依靠功能强大的电子计算机，在EDA工具软件平台上，对以硬件描述语言HDL（Hardware Description Language）为系统逻辑描述手段完成的设计文件，
14、自动地完成逻辑编译、化简、分割、综合、优化、仿真，直至下载到可编程逻辑器件CPLD/FPGA或专用集成电路ASIC（Application Specific Integrated Circuit）芯片中，实现既定的电子电路设计功能。EDA技术可把数字通信技术，微电子技术和现代电子设计自动技术结合起来，实现硬件设计软件化，加速了数字通信系统设计的效率，降低了设计成本。利用EDA技术进行电子系统的设计，具有以下几个特点：(1) 用软件的方式设计硬件；(2) 用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；(3) 设计过程中可用有关软件进行各种仿真；(4) 系统可现场编程，在线升级
15、；(5) 整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。因此，EDA技术是现代电子设计的发展趋势。1.1 Quartus II简介Quartus II是MAX+Plus IIde后续版本，Quartus II是业内第一个为FPGA、CPLD和结构化ASIC开发提供统一标准设计流程的设计工具，CPLD/FPGA是电子设计领域中最具活力和发展前途的一项技术，CPLD/FPGA可以完成任何数字器件功能，设计者可以通过传统原理图输入法（GDF）或硬件描述语言设计一个数字系统通过软件仿真我们可以事先验证设计正确性，在PCB完成后还可以利用CPLD在线修改能力随时修改设计而不必改动硬件电路。电路设
16、计与输入是指通过某些规范的描述方式，将工程师电路构思输入给EDA工具。常用的设计方法有硬件描述语言（HDL）和原理图设计输入方法等。原理图设计输入法在早期应用得比较广泛，它根据设计要求，选用器件、绘制原理图、完成输入过程。这种方法的有点是直观、便于理解、元器件库资源丰富。但是在大型设计中，这种方法的可维护性较差，不利于模块构造与重用。更主要的缺点就是当所选用芯片升级换代后，所有的原理图都要做相应的改动。目前进行大型工程设计时，最常用的设计方法是HDL设计输入法，其中影响最为广泛的HDL语言是VHDL和Verilog HDL。他们的共同特点是利用由顶向下设计，利于模块的划分与复用，可移植性好，通
17、用性好，设计不因芯片的工艺与结构不同而变化，更利于向ASIC的移植。波形输入和状态机输入方法是两种常用的辅助设计输入方法：使用波形输入时，志耘爱绘制出激励波形与输出波形，EDA软件就能自动地根据响应关系进行设计；使用状态机输入法时，设计者只需要画出状态转移图，EDA软件就能生成相应的HDL代码或原理图，使用十分方便。大致设计流程为：通过传统原理图输入法（GDF）或硬件描述语言（VHDL,AHDL）设计一个数字系统生成相应的目标文件程序，通过下载电缆将代码下载到目标芯片。这与过去传统意义的电子设计大不相同。尤其表现在：传统设计是自底向上的设计，合格产品的设计总要反复多次试验，次数主要取决于经验而
18、且必须制成成品才能进行仪器测量。因此现代EDA缩减了设计成本，缩短了设计周期，更接近于常规思维方式，标准产品方便测试，对设计者经验要求低，保密性强集成度高。1.1.1 Quartus II特点Quartus II的特点在以下几个方面有突出的表现：(1) 领先的草坪绿地、FPGA和结构化ASIC设计技术。Quartus II软件提供了最全面的FPGA、CPLD和结构化ASIC设计流程，PowerPlay功耗分析和优化技术以及其他的新特性和增强技术。Quartus II在高密度FPGA设计、低成本FPGA设计和CPLD设计具有最佳的性能表现。(2) 独到的设计流程支持。在Quartus II中，I
19、/O的分配和确认可以在前段完成，这样就可以尽早开始设计PCB。基于模块设计流程的LogicLock流程第一次在FPGA的设计中引入了高效的团队合作方法，使系统集成更容易和灵活。Quartus II可以支持所有目前流行的EDA工具惊醒FPGA设计，通过命令行和工具命令语言（TCL）脚本与第三方EDAgongju 进行接口。(3) 先进的系统设计和IP集成环境。利用软件中的SOPC Builder工具，还有可选的DPS Builder工具，以及Altera和其合作伙伴提供的丰富IP核，用和甚至不用编写硬件描述语言（HDL）就可以集成和创建一个完整的系统。(4) 出众的时序逼近技术。Quartus
20、II带给高密度FPGA设计最先进的方案就是时序逼近技术，这项技术将静态时序分析、时序靠近地层编辑器、新技术映射查看器、布局布线和物理综合引擎，以及第三方的物理综合工具紧密地结合起来。(5) 完整的验证方案。除了集成了所有的业界领先的第三方合作伙伴的EDA验证工具外，Quartus II还提供了先进的多时钟时序分析能力，集成了功耗分析、芯片编辑器、实时的在系统修改能力、都有的无需重配置器件的情况下在系统升级存储器和常量的能力，以及SignalTap II嵌入式逻辑分析仪。(6) 众多的第三方EDA合作伙伴。Altera与EDA合作伙伴同理合作，使用户在使用Quartus II过程中（包括综合、功
21、能时序仿真、静态时序分析、板级仿真、信号完整性分析以及形式验证）可以与第三方EDA软件实现无缝连接。 1.1.2 Quartus II性能相对于MAX+plus II，Quartus II拥有更强大的功能和更高的性能，主要表现在以下几个方面：(1) 支持更多的Altera可编程逻辑器件。(2) 性能更优秀。对于MAX3000A、MAX3000AE、MAX7000B、MAX7000S、FLEX10K和ACEX设计，比MAX+PLUS II 10.2版本提供更好的评价均性能表现（平均设计性能快15%，而占用资源少5%）。(3) 支持更全面的逻辑综合。(4) 支持MAX II CPLD和最新的FPG
22、A器件系列的高级功能。(5) 与更多的第三方EDA长衫的工具实现无缝连接1.2 VHDL语言简介VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language,诞生于1982年。1987年底，VHDL被IEEE代了原有的非标准的硬件描述语言和美国国防部确认为标准硬件描述语言。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块
23、或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。VHDL语言的基本结构：一个完整的VHDL语言程序通常包括实体声明（Entity Declaration）、结构体（Architecture Body）、配置（Configuration）、程序包（Package）和库（Library）五个组成部分。其中实体和结构体是不可缺少的。前4种是可分别是编译的源设计单元。库存放已编译的实体，结构体，配
24、置和包；实体用于描述系统内部的结构和行为；包存放各设计模块都能共享的数据类型，常数和子程序等；配置用于从库中选取所需要单元来支持系统的不同设计，即对库的使用。库可由用户生成或芯片制造商提供，以便共享。实体是描述系统的外部端口，实体说明用于描述设计系统的外部端口输入、输出特征；结构体是描述系统内部的结构和行为，即用于描述设计系统的行为、系统数据的流程和系统内部的结构及其实现的功能。配置为属性选项，描述层与层之间、实体与结构体之间的连接关系，比如高层设计需要将低层实体作为文件加以利用，这就要用到配置说明，用于从库中选取所需设计单元来组成系统设计的不同版本。程序包为属性选项，用于把共享的定义放置其中
25、，具体地说主要用来存放各种设计的模块都能共享的数据类型、常量和子程序等。库主要用于存放已经编译的实体、结构体、程序包和配置，可由用户自主生成或有ASIC芯片制造商提供相应的库，以便于设计中为大家所共享。2. FSK调制解调的基本原理2.1 2FSK的调制频移键控即FSK（FrequencyShift Keying）数字信号对载波频率调制，主要通过数字基带信号控制载波信号的频率来来传递数字信息。在二进制情况下，“1”对应于载波频率，“0”对应载波频率，但是它们的振幅和初始相位不变化。FSK信号产生的两种方法：2.1.1 直接调频法用二进制基带矩形脉冲信号去调制一个调频器，使其输出两个不同频率的码
26、元。一般采用的控制方法是：当基带信号为正时（相当于“1”码），改变振荡器谐振回路的参数（电容或者电感数值），使振荡器的振荡频率提高（设为f1）；当基带信号为负时（相当于“0”码），改变振荡器谐振回路的参数（电容或者电感数值），使振荡器的振荡频率降低（设为f2）；从而实现了调频。这种方法产生的调频信号是相位连续的，虽然实现方法简单，但频率稳定度不高，同时频率转换速度不能做得太快，但是其优点是由调频器所产生的FSK信号在相邻码元之间的相位是连续的 2.1.2 频率键控法频率键控法也称频率选择法。它有两个独立的振荡器，数字基带信号控制转换开关，选择不同频率的高频振荡信号实现FSK调制。图2.1.1
27、频率健控法原理框图键控法产生的 FSK信号频率稳定度可以做得很高并且没有过渡频率，它的转换速度快，波形好。频率键控法在转换开关发生转换的瞬间，两个高频振荡的输出电压通常不可能相等，于是uFSK（t）信号在基带信息变换时电压会发生跳变，这种现象也称为相位不连续，这是频率键控特有的情况。2.1.3 2FSK的调制方框图及电路符号图2.1.2 2FSK调制方框图 图2.1.3 2FSK调制电路符号2.2 2FSK的解调数字频率键控（FSK）信号常用的解调方法有很多种如：2.2.1 同步（相干）解调法在同步解调器中，有上、下两个支路，输入的 FSK信号经过和两个带通滤波器后变成了上、下两路ASK信号，
28、之后其解调原理与ASK类似，但判决需对上、下两支路比较来进行。假设上支路低通滤波器输出为，下支路低通滤波器输出为，则判决准则是： 图2.2.1相干解调法原理框图接收信号经过并联的两路带通滤波器进行滤波与本地相干载波相乘和包络检波后，进行抽样判决，判决的准则是比较两路信号包络的大小。假设上支路低通滤波器输出为cos，下支路低通滤波器输出为cos，则判决准则是：如果上支的信号包络较大，则判决为“1”；反之，判决为收到为“0”。 2.2.2 2FSK滤波非相干解调 输入的FSK中频信号分别经过中心频为、的带通滤波器，然后分别经过包络检波，包络检波的输出在t=kTb时抽样（其中k为整数），并且将这些值
29、进行比较。根据包络检波器输出的大小，比较器判决数据比特是1还是0。图2.2.2 滤波非相干解调原理框图2.2.3 2FSK解调方框图及电路符号图2.2.3 2FSK解调方框图 图2.2.4 2FSK调制电路符号2.3 MFSK调制解调2.3.1 MFSK直接解调多进制数字频率调制也称多元调频或多频制。M频制有M个不同的载波频率与M种数字信息对应，即用多个频率不同的正弦波分别代表不同的数字信号，在某一码元时间内只发送其中一个频率。串并变换电路和逻辑电路将输入的二进制码转换成M进制的码，将输入的二进制码每k位分为一组，然后由逻辑电路转换成具有多种状态的多进制码。控制相应的M种不同频率振荡器后面所接
30、的门电路，当某组二进制码来到时，逻辑电路的输出一方面打开相应的门电路，使该门电路对应的载波发送出去，同时关闭其它门电路，不让其它载波发送出去。每一组二元制码（log2M位）对应一个门打开，因此信道上只有 M种频率中的一种被送出。因此，当一组组二进制码输入时，加法器的输出便是一个MFSK波形。接收部分由多个中心频率为f1、f2、.fM的带通滤波器、包络检波器及一个抽样判决器、逻辑电路、并串变换电路组成。当某一载频来到时，只有相应频率的带通滤波器能收到信号，其它带通滤波器输出都是噪声。抽样判决器的任务就是在某一时刻比较所有包络检波器的输出电压，判断哪一路的输出最大，以达到判决频率的目的。将最大者输
31、出，就得到一个多进制码元，经逻辑电路转变成k位二进制并行码，再经并/串变换电路转换成串行二进制码，从而完成解调任务。2.3.2 MFSK分路滤波相干解调MFSK信号除了上述解调方法之外，还可采用分路滤波相干解调方式。此时，只需将包络检波器用乘法器和低通滤波器代替即可。但各路乘法器需分别送入不同频率的相干本地载波。MFSK系统提高了信息速率，误码率与二进制相比却增加不多，但占据较宽的频带，因而频带利用率低，多用于调制速率不高的传输系统中。这种方式产生的MFSK信号的相位是不连续的，可看作是M个振幅相同、载波不同、时间上互不相容的二进制ASK信号的叠加。因此其带宽 其中 为最高载频； 为最低载频；
32、 为码元速率。2.3.3 MFSK调制电路方框图图2.3.1 MFSK调制电路方框图3. FSK基于VHDL语言的调制解调设计3.1 2FSK基于VHDL语言的调制过程3.1.1 2FSK基于VHDL语言调制程序文件名：PL_FSK-功能：基于VHDL硬件描述语言，对基带信号进行FSK调制library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity PL_FSK isport(clk :in std_logic; -系统时钟 start :
33、in std_logic; -开始调制信号 x :in std_logic; -基带信号 y :out std_logic); -调制信号end PL_FSK;architecture behav of PL_FSK issignal q1:integer range 0 to 11; -载波信号f1的分频计数器signal q2:integer range 0 to 3; -载波信号f2的分频计数器signal f1,f2:std_logic; -载波信号f1，f2beginprocess(clk) -此进程通过对系统时钟clk的分频，得到载波f1beginif clkevent and c
34、lk=1 then if start=0 then q1=0; elsif q1=5 then f1=1;q1=q1+1; -改变q1后面的数字可以改变，载波f1的占空比 elsif q1=11 then f1=0;q1=0; -改变q1后面的数字可以改变，载波f1的频率 else f1=0;q1=q1+1; end if;end if;end process;process(clk) -此进程通过对系统时钟clk的分频，得到载波f2beginif clkevent and clk=1 then if start=0 then q2=0; elsif q2=0 then f2=1;q2=q2+
35、1; -改变q2后面的数字可以改变，载波f2的占空比 elsif q2=1 then f2=0;q2=0; -改变q2后面的数字可以改变，载波f2的频率 else f2=0;q2=q2+1; end if;end if;end process;process(clk,x) -此进程完成对基带信号的FSK调制beginif clkevent and clk=1 then if x=0 then y=f1; -当输入的基带信号x=0时，输出的调制信号y为f1 else y=f2; -当输入的基带信号x=1时，输出的调制信号y为f2 end if;end if;end process;end beh
36、av;3.1.2 2FSK基于VHDL语言调制步骤从操作系统“开始”菜单“所有程序”中的Altera程序框中单击Quartus II的图标，即可呈现Quartus II图形用户界面。该界面由标题、菜单栏、工具栏、资源管理窗口、编译状态显示窗口、信息显示窗口和工程工作区。菜单栏由文件（File）、编辑（Edit）、视窗（View）、工程（Project）、资源分配（Assignments）、操作（Processing）、工具（Tools）、窗口（Window）和帮助（Help）9个菜单组成，如图3.1.1所示。(1) 建立工作库目录文件夹。 建立工作库目录文件夹为E:/quartus/PL_FS
37、K/，以便设计工程项目的存储。任何一项涉及都是一项工程（Project），都必须首先为此工程建立一个防治与此工程相关的所有文件的文件夹。此文件夹E:/quartus/PL_FSK/将被EDA软件默认为工作库（Work Library），不同的设计项目最好放在不同的文件夹中，同一工程的所有文件都必须放在同一个文件夹中。(2) 新建一个VHDL File文件。 单击文件（File）菜单下的新建输入文件（New），会弹出新建输入文件对话框。 New对话框中包括2个子框。选择Device Design Files，该子下可选择AHDL File、Block Diagram/Schematic File
38、、EDIF File等5种硬件设计文件类型，如图3.1.2所示。选择硬件设计文件类型为VHDL File，然后在VHDL文本编辑窗中输入2FSK基于CHDL语言的调制程序，如图3.1.3所示。然后把输入的VHDL程序存盘，选择FileSave As命令，找到已建立的文件夹E:/quartus/PL_FSK/，存盘名应与实体名一致，即PL_FSK.vhd，然后按下述步骤进入建立工程项目流程。图3.1.1Quartus II图形用户界面图3.1.2 新建输入文件对话框图3.1.3 2FSK调制VHDL文本编辑窗示例(3) 建立工程项目使用FileNew Project Wizard命令建立新工程。
39、建立新工程时，可以为工程指定工作目录、指定工程名称以及指定顶层设计实体的名称。还可以指定要在工程中使用的设计文件、其他源文件、用户库和EDA工具，以及目标器件（或者让Quartus II软件自动选择）。使用FileNew Project Wizard命令打开建立新工程对话框，如图3.1.4。图3.1.4 建立新工程对话框将设计文件加入工程中，单击下方的Next按钮，在弹出来的对话框中单击File栏中的文件，将与工程相关的所有VHDL文件加入工程中（本次程序中只有一个VHDL文件PL_FSK.vhd），单击Next按钮。在从弹出的对话框中选择仿真器和综合器类型，如果都选Done，表示选Quart
40、us II中自带的仿真器。单家Next按钮，这时弹出选择目标芯片的对话框，首先在Family栏中选择目标芯片系列，在此选择Cyclone系列，再次单击Next按钮，选择此系列的具体芯片（不选择任何芯片则Quartus II软件将使用软件默认芯片）。单击Next按钮后接入下一步。弹出“工程设置统计”对话框，最后单击Finish按钮结束设置，即表示已设定好此工程，并出现PL_FSK的工程管理窗口（亦称Compilation Hierarchies窗口），该窗口主要显示该工程项目的层次结构和各层次的实体名。(4) 程序编译Quartus II编译器是由一系列处理模块构成，这些模块负责对涉及项目检错，
41、逻辑综合、结构中和、输出结果的编辑配置，以及时许分析。在这一过程中将设计项目时配到CPLD/FPGA器件中，同时长生多种用途俄输出文件，如功能和时序仿真、器件编程的目标文件等。编译器首先从工程设计文件间的层次结构描述中提取信息，每个低层次文件中的错误信息排除。而后将这些层次构建一个结构化的、以网表文件表达的电路原理图文件，并把各层次中所有文件结合成一个数据包，以便更有效地处理。编译前，可以通过各种不同的设置让编译器使用各种不同的综合和适配技术，以便提高设计项目的工作速度，优化器的资源利用率。在编译过程中及编译完成后，可以从编译报告窗口中获取详细的编译结果，以便调整设计方案。所有工作做好后，执行
42、Quartus II主窗口的Processing菜单的Start Compilation选项，启动全程编译。编译成功后的工程管理窗口如图3.1.5所示。编译过程中应注意工程管理窗口下方的Processing栏中的编译信息。如果编译成功，可得图3.1.5所示的界面，此界面左上角是工程管理窗口，显示了次工程的结构和使用的逻辑宏单元数，最下方是编译处理信息，中间（Compilation Report栏）是编译报告项目选择菜单，单击其中各项可了解编译和分析结果。图3.1.5 编译成功后的工程管理窗口3.2 2FSK基于VHDL语言的解调过程3.2.1 2FSK基于VHDL语言解调程序-文件名：PL_F
43、SK2-功能：基于VHDL硬件描述语言，对FSK调制信号进行解调library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity PL_FSK2 isport(clk :in std_logic; -系统时钟 start :in std_logic; -同步信号 x :in std_logic; -调制信号 y :out std_logic); -基带信号end PL_FSK2;architecture behav of PL_FSK2 iss
44、ignal q:integer range 0 to 11; -分频计数器signal xx:std_logic; -寄存器 signal m:integer range 0 to 5; -计数器beginprocess(clk) -对系统时钟进行q分频beginif clkevent and clk=1 then xx=x; -在clk信上升沿时，x信号对中间信号xx赋值 if start=0 then q=0; -if语句完成Q的循环计数 elsif q=11 then q=0; else q=q+1; end if;end if;end process;process(xx,q) -此进
45、程完成FSK解调begin if q=11 then m=0;-m计数器清零elsif q=10 then if m=3 then y=0; -if语句通过对m大小，来判决y输出的电平 else y=1; end if;elsif xxevent and xx=1then m=m+1; -计xx信号的脉冲个数end if;end process;end behav;3.2.2 2FSK基于VHDL语言解调步骤(1) 建立工作库目录文件夹。 建立工作库目录文件夹为E:/quartus/PL_FSK2/，以便设计工程项目的存储。(2) 新建一个VHDL File文件。单击文件（File）菜单下的新
46、建输入文件（New），会弹出新建输入文件对话框。 New对话框中包括2个子框。选择Device Design Files，选择硬件设计文件类型为VHDL File，然后在VHDL文本编辑窗中输入2FSK基于CHDL语言的解调程序，如图3.2.1所示。然后把输入的VHDL程序存盘，选择FileSave As命令，找到已建立的文件夹E:/quartus/PL_FSK2/，存盘名应与实体名一致，即PL_FSK2.vhd，然后按下述步骤进入建立工程项目流程。图3.2.1 2FSK解调VHDL文本编辑窗示例(3) 建立工程项目使用FileNew Project Wizard命令打开建立新工程对话框，使用FileNew Project W
