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1、 基于VHDL的数字式竞赛抢答器的设计与实现-抢答、计分和报警 完成日期： 指导教师签字： 答辩小组成员签字： 基于VHDL的数字式竞赛抢答器的设计与实现抢答、计分和报警摘 要抢答器作为一种电子产品，早已广泛应用于各种智力竞赛和知识竞赛场合，是竞赛问答中一种常用的必备装置电路结构形式多种多样。本设计使用VHDL语言设计一个四路数字竞赛抢答器系统。VHDL是一种全方位的硬件描述语言，几乎覆盖了以往各种硬件描述语言的功能，整个自顶向下或自底向上的电路设计过程都可以用VHDL来完成。本文阐述了EDA 的概念和发展、VHDL语言的优点和语法结构并分析讲解了四路数字竞赛的各模块的功能要求、基本原理以及实
2、现方法。本系统的设计就是采用VHDL硬件描述语言编程，基于QuatusII6.0平台进行编译和仿真来实现的，其采用的模块化、逐步细化的设计方法有利于系统的分工合作，并且能够及早发现各子模块及系统中的错误，提高系统设计的效率。抢答器的主要功能模块是是：1、对第一抢答信号的鉴别和锁存功能；2、计分功能。3、数码显示 ；4、答题限时功能。在本设计主要讲述抢答、计分和警告的功能。关键词: 抢答器；EDA ；VHDL Based on VHDL for Digital Competition Vies to Answer First the Design andImplementation-Vies t
3、o AnswerFirst, Scoring and Call the PoliceAbstractResponder is a kind of electronic products, has been widely used in all kinds of intelligence competition and knowledge contests occasions, is contest answers must have a common device circuit structure forms.The design of the use of VHDL language de
4、sign a four way race responder digital system.VHDL is a full range of hardware description language, covering almost the past various hardware description language function, the top-down or bottom-up circuit design process can use VHDL to complete.This paper expounds the concept and the development
5、of EDA, VHDL language advantages and grammatical structure and Analysis on the four digital competition each module functional requirements, principle and implementation method.The design of this system is the use of VHDL hardware description language, based on QuatusII6.0 platform compilation and s
6、imulation to achieve, the modular, stepwise refinement design method is helpful for system of division of labour, and early identification of each module and the system error, improve the efficiency of system design.Vies to answer first the main function module is: 1, the first vies to answer first
7、the differential signal and latch function; 2, score function.In 3, a digital display; 4, the answer time limit function.In this design is mainly about answering, scoring and warning function.Key words: responder; EDA; VHDL 目录1 绪论12 总体设计方案23 设计平台的描述33.1 EDA 的概述33.2 VHDL语言特点描述43.3 设计平台QuartusII 6.O软件
8、的概述及工作原理54 抢答器各部分的设计描述及仿真波形74.1 抢答鉴别、计分和报警模块的设计74.1.1 抢答鉴别模块设计74.1.2 报警模块设计84.1.3 计分模块的设计94.2 其他模块的设计104.2.1 译码模块的设计104.2.2 定时模块的设计104.2.3 动态显示模块的设计：125 总结13参考文献14致谢15附录 源代码161 绪论 随着集成技术的发展，尤其是中、大规模和超大规模集成电路的发展，数字电子技术的应用越来越多地渗透到国民经济的各个部门，目前数字电子技术已经广泛应用于计算机、自动控制、电子测量仪表、电视、雷达、通信等各个领域。其中，抢答器就是典型的一种运用数字
9、集成的设备。在日常生活中，各种智力竞赛越来越多，而抢答器是必不可少的设备之一，答题时一般分为必答和抢答两种。必答有时间限制，到时要告警。而抢答则要求参赛者做好充分准备，由主持人宣读完题目后，参赛者开始抢答，谁先按下按钮，就由谁答题，但竞赛过程中很难准确判断出谁先按下按键，因此使用抢答器来完成这一功能是很有必要的。它能够准确、公正、直观地判断出首轮抢答者，并且通过抢答器的数码显示和警示蜂鸣等方式指示出首轮抢答者。以下几章主要介绍抢答器的抢答鉴别、计分和报警功能的实现，VHDL语言的特点及发展趋势，QuatusII6.0开发平台的仿真等。 2 总体设计方案 使用硬件描述语言（VHDL语言）实现抢答
10、器的设计，方案实现的思路如下面的框图描述 译码输出 组别锁存 抢答鉴别 显示模块 计分模块 答题定时 主持人控制 声音报警 图2-1 总体设计方案框图根据以上框图，本设计可分为以下几个模块：1、抢答判别模块：它的功能是鉴别四组中是哪组抢答成功并且把抢答成功的组别信号输出给锁存模块。2、显示报警模块：就是把各个模块的输入的不同信号经过译码成BCD码然后直接在数码管上显示，还可以加上蜂鸣器的声音，更能给观众一个准确、简明的数字。3、主持人控制模块：给节目主持人设置一个控制开关，用来控制系统的清零和抢答的开始。4、锁存模块：该电路的作用是当第一个抢答者抢答后，对第一个抢答者的组别进行锁存并显示在数码
11、管上，后面的抢答者信号全都无响应，直到主持人按下复位键。5、计分模块：由主持人控制，针对选手的答题情况，进行加分或减分。6、在设计过程中，其他模块的添加。3 设计平台的描述3.1 EDA 的概述 20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统
12、的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。 现在对EDA的概念或范畴用得
13、很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。 EDA技术是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。 利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。 现在对EDA的概念或范畴用得很宽
14、。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。本文所指的EDA技术，主要针对电子电路设计、PCB设计和IC设计。 EDA是在20世纪90年代初从计算机辅助设计、计算机辅助制造、计算机辅助测试和计算机辅助工程的概念发展而来的。EDA技术不仅极大地提高了系统的设计效率，而且使设计者摆脱了大量的辅助性工作，将精力值终于创造性的方案与概念的构思上。在传统的数字系统设计中，描述硬件的方法通常是逻辑表达式和逻辑电
15、路图。随着系统复杂程度的增加，这些描述方法变得过于复杂，不便于使用。VHDL语言是一种在EDA设计中广泛流行的硬件描述语言，主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL语言的句法、语言形式和描述风格十分类似于一般的计算机高级语言，是目前硬件描述语言中应用最为广泛的一种。VHDL语言具有很强的电路描述能力，支持硬件的设计、验证、综合和测试，是一种多层次的硬件描述语言。目前，IEEE又推出了一种新标准，将VHDL语言的描述能力从数字电路扩展到模拟电路及数模混合电路的设计，这使得VHDL语言的应用范围更加广泛。3.2 VHDL语言特点描述 VHDL的英文全
16、名是 Very-High-Speed Integrated Circuit Hardware Description Language， 诞生于 1982 年。1987 年底，VHDL被IEEE 和美国国防部确认为标准硬件描述语言。 VHDL主要用于描述 数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的 计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分，及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定
17、义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用，它自身必然具有很多其他硬件描述语言所不具备的优点。归纳起来，VHDL语言主要具有以下优点：（1）VHDL语言功能强大，设计方式多样 VHDL 语言具有强大的语言结构，只需采用简单明确的VHDL语言程序就可以描述十分复杂的硬件电路。同时，它还具有多层次的电路设计描述功能。此外，VHDL 语言能够同时支持同步电路、异步电路和随机电路的设计实现，这是其他硬件描述语言所不能比拟的。VHDL语言设计方法灵活多样，既支
18、持自顶向下的设计方式，也支持自底向上的设计方法； 既支持模块化设计方法，也支持层次化设计方法。 （2）VHDL语言具有强大的硬件描述能力 VHDL语言具有多层次的电路设计描述功能，既可描述系统级电路，也可以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。同时，VHDL语言也支持惯性延迟和传输延迟，这样可以准确地建立硬件电路的模型。VHDL语言的强大描述能力还体现在它具有丰富的数据类型。VHDL语言既支持标准定义的数据类型，也支持用户定义的数据类型，这样便会给硬件描述带来较大的自由度。 （3）VHDL语言具有很强的移植能力 VHDL语言很强的移
19、植能力主要体现在： 对于同一个硬件电路的 VHDL 语言描述，它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行。 （4）VHDL语言的设计描述与器件无关 采用 VHDL语言描述硬件电路时，设计人员并不需要首先考虑选择进行设计的器件。这样做的好处是可以使设计人员集中精力进行电路设计的优化，而不需要考虑其他的问题。当硬件电路的设计描述完成以后，VHDL语言允许采用多种不同的器件结构来实现。 （5） VHDL语言程序易于共享和复用 VHDL语言采用基于库 ( library) 的设计方法。在设计过程中，设计人员可以建立各种可再次利
20、用的模块，一个大规模的硬件电路的设计不可能从门级电路开始一步步地进行设计，而是一些模块的累加。这些模块可以预先设计或者使用以前设计中的存档模块，将这些模块存放在库中，就可以在以后的设计中进行复用。 由于 VHDL语言是一种描述、模拟、综合、优化和布线的标准硬件描述语言，因此它可以使设计成果在设计人员之间方便地进行交流和共享，从而减小硬件电路设计的工作量，缩短开发周期。3.3 设计平台QuartusII 6.O软件的概述及工作原理QuartusII6.0 软件是Altera公司最新版本的EDA 开发软件，支持APEX系列、Cyclone 系列、Stratix系列和Excalibur系列等新型系列
21、软件的开发。含有工作组计算、集成逻辑分析仪、EDA工具集成、多过程支持、增强重编译和IP集成等特性。支持百万门级的设计，支持高速I/O设计，具有更强的设计能力和更快的编译速度。QuartusII6.0开发软件为可编程片上系统设计提供了一个完整的设计环境。无论是使用个人电脑、NUIX或Linux工作站，QuartusII6.0都提供了方便设计、快速编译处理以及编程功能。QuartusII6.0输入的设计过程一般为创建工程、输入文件、项目编译、波形仿真、项目校验和编程下载等几个步骤。1、 创建工程：在将设计实体输入集成开发环境并进行编译之前，应当首先创建针对该设计实体的工程项目文件； 2、 输入文
22、件：采用硬件描述语言描述的设计文件，可以预先用文本文件编辑工具输入并编辑，也可在QuartusII6.0集成开发环境中输入和编辑。对于事先完成输入编辑的设计文件，也可在创建工程项目文件时予以添加，也可在QuartusII6.0集成开发环境中选择File-Open，打开和编辑选中的设计文件。 3、 编译设计项目：QuartusII6.0编译器的功能是对设计文件进行分析检查和逻辑综合，并将综合结果生成可以对器件编程的目标文件，和供时序分析的时序信息文件等输出文件。编译过程包括分析与综合、适配、编程和时序分析4个环节。对于比较简单的设计，可以使用全程编译一次完成上述4个环节；而对于较为复杂的设计，每
23、一次全程编译都非常耗时，因此可以采用分步骤编译，分别完成每个环节，逐个分析每个环节输出的编译报告，这样可以提高设计效率。 4、 仿真设计项目：当一个设计项目完成编译以后，如果不对、验证正确与否，就直接下载到项目器件中的话，其结果是无法预知的。因为通过编译只能说明源设计文件符合描述语言的语法规则，并可以本综合成为电路，但不能说明该电路可以完成设计要求。 验证是设计中的一个重要环节，而逻辑模拟-仿真则是最常用的验证手段。使用QuartusII6.0仿真设计项目，首先要编辑仿真波形文件并存盘，然后运行QuartusII6.0的仿真器。5、 当设计文件的方针通过后，就可以将变异输出的配置文件下载到项目
24、办上了。值得注意的是，在下载配置文件之前，应当首先将目标期间的引脚锁定到相应的端口上，这样才能使目标板正常运行。 4 抢答器各部分的设计描述及仿真波形4.1 抢答鉴别、计分和报警模块的设计4.1.1 抢答鉴别模块设计 在这个模块中主要实现抢答过程中的抢的功能，并且能够实现当有一路抢答按键按下时，该路抢答信号将其余各按键信号封锁的功能。在这个模块输入端有WARN输入（以时间控制系统的WARN输出信号为信号源）、一个和“时间控制系统”公用的CLEAR端、4人抢答输入信号端S0，S1，S2，S3和有一个时钟信号端CLK，这个时钟信号是个高频信号，用以扫描S0，S1，S2，S3是否有信号输入。输出端有
25、对应于S0，S1，S2，S3编号的4个指示灯LED和4线2进制输出端STATES（用于锁存当前的状态），还有一个STOP端用于指示S0，S1，S2，S3按钮状态（控制计算器停止）.生成模块图如4.1所示： 图4-1 抢答鉴别模块的模块图仿真波形如图4.2所示： 图4-2 抢答鉴别模块部分仿真波形4.1.2 报警模块设计（1） 在这个模块中主要实现抢答过程中的报警功能，当主持人按下控制键，有限时间内（N秒内）有人抢答或是倒计时到了之后蜂鸣声开始报警，输出SOUND有效电平为高。生成模块如图4.3（1）所示： 图4-3 报警模块（1） 的模块图其仿真波形图如图4.4 所示： 图4-4 报警模块（1
26、）的仿真波形 (2) 具有犯规设置电路对提前抢答和超时抢答者，则报警并显示组别。其中，S、S1、S2、S3表示四个按键，CLEAR是复位控制端，WARNS是警告信号。 图 4-5 报警模块（2）的模块图仿真波形如图所示： 图4-6 报警模块（2）的仿真波形4.1.3 计分模块的设计本模块主要实现题目中的最后一个要求。设置一个计分电路，每组开始预置10分，由主持人记分，答对一次加1分，答错一次减1分。CLK是一个时钟信号，CLR是复位信号，ADD与SUB是加减控制端，CHOOSE是选择组别，用以控制加减组别。本设计是选用BCD码（即用四位二进制数来表示一位十进制）来显示计数。aa0、aa1是显示
27、计分的个位和十位。bb0、bb1、cc0、cc1、dd0、dd1其功能和aa0、aa1相同。生成模块图如右图： 图4-7 计分模块的模块图 仿真波形如图4.8所示： 图4-8 计分模块的仿真波形图4.2 其他模块的设计4.2.1 译码模块的设计将抢答过程中锁存的BCD码转换成7段码用于LED的显示。在程序设计中，INSTATES 代表七个输入，QOUT 七个输出端。生成的模块图如图4.9所示： 图4-9 译码模块的模块图4.2.2 定时模块的设计这个模块中主要实现抢答过程中的计时功能，在抢答开始后进行N秒的倒计时，并且在N秒倒计时后无人抢答的情况下显示超时并输出信号至WARN报警，或者只要N秒
28、内有人抢答，由抢答鉴别模块输出的STOP信号控制停止计时，并显示优先抢答者的抢答时刻，输出一个信号经WARN传至“抢答鉴别系统”，锁存不再让选手抢答。这个模块的输入端有时钟信号CLK、系统复位信号CLEAR和一个STOP输入信号；输出端有秒时间状态显示信号高位HIGN和低位LOW，无人抢答时计时中止警报信号WARN。生成的模块图如图4.10所示： 图4-10 定时模块的模块图 4.2.3 动态显示模块的设计：即扫描显示功能。在初始状态时，各组计分给出一个固定的值并将它扫描显示在屏幕上，当计分或者要显示的数据发生变化时，再次扫描并显示出来。其模块图如下所示： MUX18aa03.0aa13.0b
29、b03.0bb13.0 yy03.0 cc03.0 yy13.0cc13.0dd03.0dd13.0CHOOSE3.0 图4-10 动态显示模块的模块图 5 总结 本设计使用VHDL语言，对抢答器的每一个模块进行分析、设计、编译，并在QUARTUSII6.0软件的支持下，对其进行仿真。 在本文章主要讲述了抢答器的抢答、计分和报警的功能。抢答模块包括了主持人的控制、信号锁存等功能。通过这个模块，对后续的定时、显示模块提供一个开端，引导 。计分功能，是实现题目中加分减分的功能。报警主要是对提前抢答或者答题超时等违规状况提供一个警告信号。在对这三个模块的设计中，遇到几个难题。主要是对VHDL的语言设
30、计的遗忘，通过查阅课本以及软件调试逐一解决。在对各模块进行编程时，模块之间的链接是很重要的。要注意各模块之间的连接关系。通过这次毕业设计我发现自己的不足。首先， 感觉简单，以为利用学过的课程做应该没什么问题。考虑不周全，导致系统功能设定时遇到不少困难。也耽搁了不少时间。其次，我发现自己对课本知识不是太熟悉，对开发工具的利用掌握的也不是很熟练，导致在编程、仿真时遇到不少麻烦。最后，由于大学期间接触电脑的机会不是太多，对基本的Word文档的掌握不是很熟练，在对论文的格式进行修改时花费了不少时间。这次设计也使我意识到，理论与时间之间的距离有多大。深刻体会到“纸上得来终觉浅，绝知此事要躬行”这句古话的
31、含义了。在以后的学习生活中，我会尽量弥补我在这方面的欠缺和不足。由于本人能力有限，设计还有许多不足之处，还请老师给予指点。 参考文献1. 李国洪，沈明山主编.EDA技术与实验M.机械工业出版社，2008：2-11. 2. 李欣，张海燕主编，VHDL数字系统设计M.科学出版社，2009：2830. 3. 皱彦，庄严，皱宁等编著，EDA技术与数字系统设计M.电子工业出版社：6976. 4. 刘开绪.数字是抢答器的设计与实现J.电子工程师.2005.9:69-71. 5. 汪国强.EDA技术与应用M.电子工业出版社.2006.60-76.6. 冯祥.可编程逻辑器件在数字系统中的应用J.国外电子元器.
32、2001(5):58-59. 7.高曙光.可编程逻辑器件原理、开发与应用M.西安电子科技.2002:122-125 .8. 章忠全.电子技术基础实验与课程设计M.中国电力出版社.1999:95-99. 9. 胡丹.基于VHDL智力竞赛抢答器的设计与实现J.现代机械.2007(3):54-55.10.刘延文,唐庆玉，段玉生.EDA技术是实现电工学研究性教学的良好手段J.实验设计与管理.2006(8):65-68.11. 郭勇.EDA技术基础（第2版）M.机械工业出版社.2005.314-320. 12. 常青，陈辉煌.可编程专用集成电路及其应用与设计实践经验M.国防工业出版社.1998:38-4
33、5. 13. Enoch O Hwang.Digital Logic and Microprocessor Design with VHDLM. Thomson-Engineering.2005: 10-15.14. Sudhakar Yalamanchili .Introductory VHDL :from simulation to synthesisM.Prentice Hall.2001: 56-60.15. On a Network Security Model for the Secure Information Flow on Multilevel Secure Network
34、.J.Ki-Yong Hong.Chul Kim.2001: 364-369. 致谢 经过几个月的时间，毕业设计已经结束，本设计师在刘 老师的指导下完成的。我本来是一个散漫的人，若不是老师督促与耐心指导我不可能完成的这么及时。在此首先谢谢刘老师。在整个设计过程中，我身边的同学特别是我的舍友，他们为我提供电脑、网络，使我查找资料更加方便。在此还要感谢实验室的老师们，谢谢你们在我需要的时候为我打开实验室的门，谢谢你们的信任。我的同组成员也给了我很大的帮助。帮我解决了很多细节上的问题，使我能够更好更顺利的完成我的毕业设计，谢谢你们。通过做毕业设计我学到了很多，无论是理论知识还是实际操作，都让我受益匪
35、浅。这些很大程度上得益于帮助过我的老师和同学，真的非常感谢你们。最后，我还是要向百忙之中给我莫大帮助的刘老师表示感谢。还要 感谢的是我亲爱的青岛工学院以及学院的每一位领导、老师和同学。谢谢你们！ 附录 源代码1、抢答鉴别模块源代码 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY LOCK ISPORT (CLK,CLEAR:IN STD_LOGIC; WARN : IN STD_LOGIC; S0,S1,S2,S3 : IN Std_Logic ;STATES : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ;STOP :
36、 OUT STD_LOGIC ;LED : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END LOCK ;ARCHITECTURE ONE OF LOCK ISBEGINPROCESS(CLEAR,CLK,S0,S1,S2,S3 )BEGINIF (CLEAR = 1)THEN STATES=0000;LED=0000;STOP=0;ELSIF (CLK EVENT AND CLK=1 )THENIF ( WARN=0 )THENIF ( S3 =1 AND S2=0 AND S1=0 AND S0=0 ) THENSTATES = 0100 ; LED=0100 ;S
37、TOP=1 ;ELSIF ( S2 =1 AND S3=0 AND S1=0 AND S0=0 ) THENSTATES = 0011 ; LED=0011 ;STOP=1 ;ELSIF ( S1 =1 AND S3=0 AND S2=0 AND S0=0 ) THENSTATES = 0010 ; LED=0010 ;STOP=1 ;ELSIF ( S0 =1 AND S3=0 AND S2=0 AND S1=0 ) THENSTATES = 0001 ; LED=0001 ;STOP=1 ;ELSE STATES=0000 ; LED=0000;END IF ;END IF ;END IF
38、 ; END PROCESS ;END ARCHITECTURE ; 2、报警模块 （1）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ALARM ISPORT(CLEAR,WARN: IN STD_LOGIC;SOUND: OUT STD_LOGIC);END ALARM;ARCHITECTURE FOUR OF ALARM ISBEGIN PROCESS(WARN,CLEAR)BEGINIF CLEAR=1 THEN SOUND=0;ELSIF WARN=1 THENSOUND=1;ELSE SOUNDLEDE =0100; WARNSLE
39、DE =0011; WARNSLEDE =0010; WARNSLEDE =0001; WARNSLEDE =0000; WARNS=1;END CASE ;ELSE LEDE=0000;WARNS=0;END IF;END PROCESS;END ONE; 3、计分模块 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SCORE ISPORT(CLK,SUB,ADD,CLR:IN STD_LOGIC; CHOOSE: IN STD_LOGIC_VECTOR(3 DOWNTO 0);
40、 aa0,aa1,bb0,bb1,cc0,cc1,dd0,dd1: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);END SCORE;ARCHITECTURE RTL OF SCORE ISBEGINPROCESS( CHOOSE , CLK ,SUB , ADD ,CLR)BEGINIF(CLR=1) THENaa1=0001;aa0=0000;bb1=0001;bb0=0000;cc1=0001;cc0=0000;dd1=0001;dd0=0000;ELSIF(CLKEVENT AND CLK=1) THEN IF(ADD=1) THENIF(CHOOSE=0001) THEN
