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1、第三章 集成电路中的器件及模型1.对MOS器件主要关心的是器件的阈值电压，电流方程，器件的瞬态特性，小信号工作的模型。2.阈值电压是一个重要的器件参数，它是MOS晶体管导通和截止的分界点。当VGSVT，而VDS=0时，在源漏区之间形成均匀的导电沟道，无电位差，无电流。当VDS0但比较小时，在源漏区有近似均匀的导电沟道，形成漏电流。当VDS=VGS-VT时，漏端反型层电荷减少到零，沟道在源端夹断。当VDSVGS-VT时，沟道夹断的位置向源端方向移动，形成耗尽区。3.K，K的关系：K是MOS晶体管的导电因子。K是本征导电因子。MOS晶体管的导电因子（K）由两方面因素决定：K晶体管宽长比（W/L）6
2、.大，小信号分别针对什么问题提出的？答：大信号针对数字电路提出的，小信号针对模拟电路提出的。7.小尺寸器件的二级效应包括哪些方面，任选一种说明。答：包括：短沟道效应 窄沟道效应 饱和区沟道长度调制效应 迁移率退化和速度饱和 热电子效应短沟道效应（SCE）：MOS晶体管沟道越短，源漏区pn结耗尽层电荷在总的沟通区耗尽层电荷中占的比例越大，使实际由栅压控制的耗尽层电荷减少，造成的值电压随沟道长度减小而下降。11.晶体管特征频率fT：晶体管交流输出短路共发射极电流增益（f）=1时的工作频率。12.无源元件分为：电阻器，电容器，电感器，（互连线）第四章1.COM反相器的直流噪声容限，开、关门电平分别针
3、对什么？答：为了保证电路能正常工作，对电路的输入逻辑电平有一个允许的变化范围，这个范围就是直流噪声容限。它反映了电路的抗干扰能力，决定于电路所能承受的最差的输入逻辑电平。关门电平是电话允许的输入低电平的上限，而开门电平是电路允许的输入高电平的下限。10.双极型电路的成因及RTL电路的逻辑功能。答：双极型晶体管有较大的跨导，比MOS电路有更快的开关速度。RTL电路由双极单管反相器并联而成，输出电平VOUT的逻辑是C1和C2的“点与”。RTL是一种或非门逻辑，它的主要问题是噪声容限低。5.什么是类MOS，在什么情况下提出？答：因为静态CMOS逻辑门每个输入都有NMOS和PMOS两个管子，不利于减小
4、面积和提高集成度，所以采用类MOS电路。类NMOS：只用NMOS管串，并联构成的逻辑功能块，上拉通路常导通的PMOS管代替PMOS逻辑功能块。类PMOS：只用PMOS逻辑块实现逻辑功能，下拉通路的NMOS逻辑块用常导通的NMOS管代替。4.什么叫上拉，下拉开关？答：在CMOS反相器中，NMOS管导通的作用是把输出拉到低电平，因此叫下拉开关。PMOS管导通的作用是把输出拉到高电平，因此叫上拉开关。把单个NMOS管和PMOS管换成一定串、并联关系。NMOS逻辑块叫下拉开关网络。PMOS逻辑块叫上拉开关网络。3.CMOS与NMOS反相器的比较答：从直流特性看 NMOS：负载元件常导通，是有比反相器，
5、达不到最大逻辑摆幅，有较大静态功耗噪声容限。CMOS：NMOS，PMOS交替导通，是无比电路，可获得最大逻辑摆幅，有利于减小静态功耗，可获得最大的直流噪声容限。从瞬态特性看 NMOS：因为Kr1，使得trtf，因此限制了速度。CMOS：采用对称设计，使tr=tf，从而有利于提高速度。2.CMOS反相器的设计。答：（1）为了使CMOS反相器有最佳性能，采用全对称设计：VTN=-VTP，KN=KP，因为全对称设计Vit= VPP，所以VNLM=VNHM= VDD且tr=tf，这样最有利于提高速度。（2）在实际工艺中，不可能获得完全对称设计。因此取LN=LP=，WN=WP=WA，WP=2WN，WN=
6、WA。（3）要求一个反相器在驱动1pF负载电容时tr和tf不超过0.5ns，采用0.6um工艺，VDD=5V，VTN=0.8V，VTP=-0.9V，KN=nCOX=12010-6A/V2，KP=PCOX=6010-6A/V2根据 其中 要求tr=0.5ns，则p=0.28ns又根据p=CL/KPVDD得KP=7.1410-4A/V2因则 要求PMOS管宽长比满足： 同理 要求NMOS管宽长比满足： 取LN=LP=0.6um 则 WN=6.9um，WP=14.28um在画版图时，MOS管的沟道宽度要根据实际情况取整7.预充求值动态电路中的电荷分享成因及解决方法。答：若输入信号在求值阶段变化，会引
7、起电荷分享，使输出信号受到破坏。出现条件：=0时A=0，=1时A=1，B始终为0结果：输出高电平下降，下降比例与两个电容比值有关解决方法：加反馈管和预充电管使输出电平恢复，克服电荷分享。专业IC设计软件有哪些？RTL综合和测试相关的工具： 仿真工具：VCS 综合工具：Design Compiler 静态时序分析：Prime Time 形式验证：Formality ATPG工具：TetraMax ATPG, DFT MAX FPGA综合工具：Synplify Pro 1.分析下面2个电路的逻辑功能，若所有输入高电平都是5V、输入低电平都是0V，电源电压是5V，所有MOS管的阈值电压绝对值都是0.
8、8V，分析2个电路的输出高、低电平和主要优缺点。 电路1）结构简单，节省面积，逻辑电平与输入状态相关，驱动能力差，噪声容限小。电路2）结构规整，逻辑灵活，改变输入信号可以实现对AB的多种操作，输出高电平有阈值损失，驱动能力差，噪声容限小。四、 （10分）写出下图电路的逻辑表达式，推导输出高、低电平，已知,VDD=5V, VTN= -VTP=1V。六、（20分）如图电路实现什么功能；如果所有MOS管取相同尺寸，W=4m，L=0.8m，Cox=210-7F/cm2，电源电压是5V，所有MOS管阈值电压的绝对值都是0.8V，n=2p=600cm2/Vs，每个MOS管的源或漏pn结的平均结电容近似是栅电容的0.4倍，（1）根据给定的输入波形，画出V1和Vout波形，标出转变点的电平值，不考虑延迟时间；（2）计算时钟频率的上限（rrff/1tt =）解：Vout=A(B+C)(1) 因为=0时，当A，B是高电平时，C1和C2都充电到高电平。当=1时，C为高电平使C2放电到0。而因为A是低电平，V1保持预充的高电平5V。当A变高，C变低后，引起电荷分享，使V1下降，V1由下面两种情况中高的电平决定： 由得：V1=3.2V由得：V1=3.5V所以电荷分享后V1的高电平下降为3.5V。该电平送入CMOS反相器，使MP2饱和导通，MN1线性导通。
