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1、华中科技大学课程设计论文带gain-boosting电路的单级高增益全差分运算放大器的设计院系：电子科学与技术系班级：200804班姓名：学号：指导老师 时间：2011年12月21日摘要运算放大器的研究领域主要集中在运放的高增益、高带宽、宽摆幅、低功耗等高性能的实现上。实现差分电路直流增益大于100dB，GBW = 900MHZ，相位裕度为70的运算放大器，目前主要采用以下三种方法：通过两级运算放大器设计实现，通过三层cascode结构实现和带gainbooosting单级运算放大器设计。本文主要探究gainbooosting单级电路设计。电路主要分为三个部分：主电路，偏置电路和gainboo
2、sting电路。关键词：gain-boosting 共模反馈 偏置电路 高增益 相位裕度ABSTRACTDomestic research and design of the op amps has never stopped, mostly focusing on high performances such as high gain, high bandwidth, wide swing and low power consumption implementations.A quick back-of-the-envelope set of calculations tell us tha
3、t our OTA needs a very high dc gain on the order of 3and unity-gain bandwidth on the order of 900MHz. In addition, meeting the specified dynamic range of 70dB using minimum power calls for a combination of high output swing and small noise factor. A dc requirements narrow down our possible choices t
4、o either 2-stage designs, or single-stage gain-boosted or triple-cascode designs. And in the paper,we discussed gain-boosted topology.Key Words: gain-boosting common mode feedback biasing circuit high gain phase margin目 录摘要2ABSTRACT21 选题背景41.1 本课题的意义41.2 设计要求42 方案论证52.1 电路实现方式的选择52.2 偏置电路的设计53 电路设计6
5、3.1 主电路设计63.2N-Booster 电路设计63.3P-Booster 电路设计73.4 偏置网络设计94 仿真与结果分析104.1 差分电路增益和相位裕度104.2 共模电路增益和相位裕度115 结论或总结12参考文献12致谢13附录13附录一 课程设计心得体会13附录二 网表文件141 选题背景1.1 本课题的意义随着数字信号处理技术的不断发展，信号处理系统对模数转换器（ADC）提出了更高的要求：需要能够处理更高频率、达到更高精度的ADC。运算放大器作为高速高精度ADC中的重要部分，其性能好坏直接决定整个系统性能的高低。然而在电源电压和沟道长度不断减少的趋势下，高性能运放的设计成
6、了一项越来越具有挑战性的工作。国内对运放的研究与设计从未停止，研究领域主要集中在运放的高增益、高带宽、宽摆幅、低功耗等高性能的实现上。国外起步早，技术先进，研究已经进入比较成熟的阶段。而国内的研究还存在着较大的差距。1.2 设计要求给定图中所示的主电路结构，假设：VDD= 3V, VSS= 0V, 采用0.35um工艺。（一） 分析与计算：对电路进行直流分析 对电路进行小信号分析。电路设计设计偏置电路设计共模反馈电路设计gain-boosting电路设计电路参数，使满足差分电路直流增益大于100dB，GBW = 900MHZ, 相位裕度为70; 共模电路增益大于40dB，GBW = 400MH
7、Z，相位裕度为55。（二） 仿真分析并调试电路参数2 方案论证2.1 电路实现方式的选择通过简单粗略的计算我们知道，放大器要求很高的直流增益和单位增益带宽积。另外，想要达到70dB的动态范围同时又使得功耗最小，则电路需要很高的输出电压摆幅和低的噪声系数。实现差分电路直流增益大于100dB，GBW = 900MHZ，相位裕度为70的运算放大器，目前主要采用以下三种方法：通过两级运算放大器设计实现，通过三层cascode结构实现和带gainbooosting单级运算放大器设计。三层cascode结构电路只需要两个电流端，因此功耗较小，但是由于两个非主极点的存在，使得我们不得不增大偏置电流和负载电容
8、，这种设计可以有效地抑制噪声，但是直流增益却非常小，而且三层cascode结构电路的电压摆幅很小，效果很差。两级运算放大器设计方便更容易实现，而且具有更高的电压摆幅这样可以很大程度上降低噪声的影响，但是两级运放的设计方法存在一个很大的弊病至少需要四个电流支路，这样会大大增加电路的功耗。相比之下，gainbooosting单级运算放大器电路只需两个电流支路，而且输出直流增益和带宽都相对较大，尽管电路相对复杂，但是相对功耗比较低。因此，本文选择gainbooosting单级电路设计。电路主要分为三个部分：主电路，偏置电路和gainboosting电路。2.2 偏置电路的设计折叠式结构提供了更高的增
9、益和共模抑制比，输出电压摆幅也稍微大一些。但是功耗却是套筒式结构的2倍。更为严重的缺点是，在折叠式结构相连的节点处寄生电容也为2倍，大大降低了稳定性。噪声系数也大的多（1.5-2倍），因为MOS管的漏极电流和输入部分相同。考虑到更低的功耗，我们选用套筒式的共源共栅结构。3 电路设计3.1 主电路设计主电路如下图所示：主电路图主电路采用两级形式，其中和为共模差动输入电压，和为输出电压，和需要偏置电路提供。3.2 N-Booster 电路设计N-Booster 电路如下图所示：N-Booster 电路N-booster部分的增益如下：因为电流源相当于交流接地，所以MXia和MX1a这两个管子在算小
10、信号增益的时候可以看成是并联的，即3.3 P-Booster 电路设计P-Booster 电路如下：P-Booster 电路P-booster部分的增益：同理，MYib和MY4b这两个管子在算小信号增益的时候可以看成是并联的，整个系统的增益为，题目要求增益达到100dB，即，则。整个电路的输出电阻为，其中和分别是P-booster和N-booster部分的输出电阻。，由此可以看出Av是与M1a,M2a,M3a,MXia,MX2a,MX3a,MYib,MY2b,MY3b等MOS管的跨到以及相应MOS管的偏压，宽长比有关的物理量。要想获得大的增益，首先所有的（至少是主放大器）的管子要全部工作在饱和
11、区，N-Booster和P-Booster电路的输入管也必须工作在饱和区，其他管子原则上规定也需要工作在饱和区，但具体情况视电路不同而变化。输入管的宽长比W/L要足够大，并且在提高增益的时候，要使电路仍正常工作，需要同时增大W和L以相同的倍数。在明确了对主电路，Booster电路以及偏置电路的大体要求以后，下面将从主电路开始计算各个MOS管所需栅压以及电路所需的偏置电压。由公式各个MOS管的又已知，可以算出每个管子的栅源电压。或者用以下公式： 3.4 偏置网络设计偏置电路如下图所示：偏置网络偏置网络管子的尺寸能根据上面计算出的栅极偏压来确定，同样用到公式： 4 仿真与结果分析4.1 差分电路增
12、益和相位裕度差分电路直流增益从仿真结果看出，电路的差分电路直流增益为93.7db，GBW = 25MHZ。差分电路直流增益和相位裕度从仿真结果看出，差分电路的相位裕度为144.3。4.2 共模电路增益和相位裕度共模电路增益从仿真结果看出，共模电路的增益为43db，GBW=355MHZ。共模电路增益和相位裕度从仿真结果看出，共模电路的相位裕度约为15。5 结论或总结经过计算参数，然后仿真得出的波形中可以看出，电路的差分电路直流增益为93.7db，GBW = 25MHZ。增益接近100db，GBW为25MHZ，差分电路的相位裕度为144.3基本达到课题要求。从仿真结果看出，共模电路的增益为43db
13、，与课题要求的仿真结果接近，GBW=355MHZ。共模电路的相位裕度约为15，与课题要求有较大的出入，因此实验参数的确定尚有改进的空间。 参考文献【1】模拟 CMOS 集成电路设计M，美毕查德.拉扎维 著，陈贵灿 程军 张瑞智 等译，西安交通大学出版社，2003。【2】王晋雄，刘力源，李冬梅 一种高增益宽频带的增益自举运算放大器 中图分类号: TN432文献标识码: A文章编号: 1003-353X (2010) 10-1007-04【3】A. Younis and M. Hassoun, “A High Speed Fully Differential CMOS Opamp,” Procee
14、dings of the IEEE Midwest Symposium on Circuits and Systems, Vol. 2, pp. 780-783, August 2000.【4】P. E. Allen and D. R. Holberg, CMOS Analog Circuit Design. Oxford University Press, 2002.【5】R. J. Baker, H. W. Li, and D. E. Boyce, CMOS Circuit Design, Layout, and Simulation. IEEE Press, 1998.【6】D. Joh
15、ns and K. Martin, Analog Integrated Circuit Design.John Wiley & Sons, 1997.【7】B. Razavi, Design of Analog CMOS Integrated Circuits.McGraw-Hill, 2001.致谢 特别感谢在此文撰写过程中陈晓飞老师、余国义老师以及朱程举学长对我的悉心指导。 附录附录一 课程设计心得体会IC课程设计大学阶段比较重要的一门课程设计，总共历时三个多月之久，给了我们充足的时间去思考和完善课程设计。从本次课程设计中我主要获得了以下几点感想：1 学而时习之，不亦乐乎。选择IC课设题目
16、时，之所以会选模拟电路设计的题目，主要是因为自信CMOS基础比较扎实，但真正入题后发现相关知识忘记了好多，自己不得不把CMOS模拟电路设计这门课复习了一下，并且也通过一些简单的小实例熟悉Hspice软件的用法，这才能真正得心应手。2 细节决定成败。HSPICE 做电路仿真时容易出现错误，很多错误都是由于自己不细心，或者实验习惯不好造成的。比如： 兆欧一定要写成 1MEG，而不是 1M、1m或者是 1 MEG （数字和MEG之间不能有空格）；当显示AC仿真结果时，X轴是频率，指针显示的是电压（或电流）的幅值或相位；通常PMOS管的“体”接到VDD，NMOS管的“体”接到VSS。例如：N阱工艺，所
17、有的NMOS管的“体”必须接到VSS。这个错误在SPICE网表中可查出。本次试验培养了我认真谨慎的科学实验态度，对于今后的科研试验有着潜移默化的作用。3 循序渐进，心急吃不了热豆腐。实验一开始的时候自己很急躁，想一口气完成，但是总是由于急躁而出现这样那样的问题，后来，注重理清思路，自己决定一步一步来，注重理清思路，在设计过程中逐渐明白为什么一个要采用这样一个结构，为什么要这样设计，对电路的理解更为深刻。现在对模拟电路设计具有较深的兴趣和感情，希望自己多做一些具体的小模块的研究与设计。附录二 网表文件Gain-Boosting Amplifier.lib C:synopsysHspice2005
18、.03CMOS_035_Spice_Model.lib TT* PARAMETER DEFINITION.param wn1n=230u.param wn2n=80u.param wp3n=35u.param wp4n=30u.param vcma=1.906168VVdd Vdd 0 dc=3Vgnd gnd 0 0ISS Vdd Vr2 dc=25u*INPUTE DESIGN Vi1 Vi1 gnd dc=1.55 ac=1VVi2 Vi2 gnd dc=1.55 Ci1 Vip Vi1 4.96pFCi2 Vin Vi2 4.96pFCf1 Von Vip 0.31pFCf2 Vop
19、Vin 0.31pF* MAIN CIRCUIT DESIGNM1a Vxa Vip V1 gnd n_33 w=wn1n l=0.35uM1b Vxb Vin V1 gnd n_33 w=wn1n l=0.35uM2a Von Vxop Vxa gnd n_33 w=4*wn2n l=1.4uM2b Vop Vxon Vxb gnd n_33 w=4*wn2n l=1.4uM3a Von Vyop Vya Vya p_33 w=2*wp3n l=0.7uM3b Vop Vyon Vyb Vyb p_33 w=2*wp3n l=0.7uM4a Vya Vbp Vdd Vdd p_33 w=wp
20、4n l=0.35uM4b Vyb Vbp Vdd Vdd p_33 w=wp4n l=0.35uM5a V1 Vbn gnd gnd n_33 w=130u l=0.35uM5b V1 Vcma gnd gnd n_33 w=130u l=0.35u* N-BOOSTER DESIGN*dc operating pointVxcma Vxcma 0 dc=1.906168Rxcma Vxcma Vxcmb 10gCxcm1 Vxon Vxcmb 30fFCxcm2 Vxop Vxcmb 30fF*n-booster networkMXla Vn1 Vxa Vn3 Vn3 p_33 w=30u
21、 l=0.35uMXlb Vn2 Vxb Vn3 Vn3 p_33 w=30u l=0.35uMX3c Vn3 Vxb3 Vn4 Vn4 p_33 w=15u l=0.6u m=2MX4c1 Vn4 Vxcmb Vdd Vdd p_33 w=5u l=0.6u MX4c2 Vn4 Vxb4 Vdd Vdd p_33 w=5u l=0.6uMX1a Vn1 Vxb1 gnd gnd n_33 w=2u l=0.6u m=2MX1b Vn2 Vxb1 gnd gnd n_33 w=2u l=0.6u m=2MX2a Vxop Vxb2 Vn1 gnd n_33 w=7u l=0.6u MX2b V
22、xon Vxb2 Vn2 gnd n_33 w=7u l=0.6uMX3a Vxop Vxb3 Vn5 Vn5 p_33 w=15u l=0.6u MX3b Vxon Vxb3 Vn6 Vn6 p_33 w=15u l=0.6uMX4a Vn5 Vxb4 Vdd Vdd p_33 w=5u l=0.6uMX4b Vn6 Vxb4 Vdd Vdd p_33 w=5u l=0.6u * top n-booster bias networkMxa1 Vbxa1 Vr1 gnd gnd n_33 w=18u l=1uMxb1 Vbxb1 Vr1 gnd gnd n_33 w=18u l=1uMxa2
23、Vbxa2 Vr2 Vbxa1 gnd n_33 w=18u l=1uMxb2 Vxb3 Vr2 Vbxb1 gnd n_33 w=18u l=1uMxa3 Vbxa2 Vbxa2 Vbxa3 Vbxa3 p_33 w=15u l=0.6uMxb3 Vxb3 Vxb3 Vxb4 Vxb4 p_33 w=10u l=1uMxa4 Vbxa3 Vbxa2 Vdd Vdd p_33 w=10u l=3uMxb4 Vxb4 Vxb4 Vdd Vdd p_33 w=8.238u l=1uMxc1 Vbxc1 Vbxc2 gnd gnd n_33 w=1.8u l=3uMxd1 Vxb1 Vxb1 gnd
24、 gnd n_33 w=3.84u l=1uMxc2 Vbxc2 Vbxc2 Vbxc1 gnd n_33 w=7u l=0.6uMxd2 Vxb2 Vxb2 Vxb1 gnd n_33 w=6.5u l=1uMxc3 Vbxc2 Vr3 Vbxc3 Vbxc3 p_33 w=18u l=1uMxd3 Vxb2 Vr3 Vbxd3 Vbxd3 p_33 w=18u l=1uMxc4 Vbxc3 Vr4 Vdd Vdd p_33 w=18u l=1uMxd4 Vbxd3 Vr4 Vdd Vdd p_33 w=18u l=1u* P-BOOSTER DESIGN *dc operating poi
25、ntVycma Vycma 0 dc=868.4835mRycma Vycma Vycmb 10gCycm1 Vyon Vycmb 30fFCycm2 Vyop Vycmb 30fF*p-booster netwokMY1c1 Vp1 Vyb1 gnd gnd n_33 w=6u l=0.7u MY1c2 Vp1 Vycma gnd gnd n_33 w=6u l=0.7uMY2c Vp2 Vyb2 Vp1 gnd n_33 w=12u l=0.7u m=2MYla Vp3 Vya Vp2 gnd n_33 w=20u l=0.35uMYlb Vp4 Vyb Vp2 gnd n_33 w=20
26、u l=0.35uMY1a Vp5 Vyb1 gnd gnd n_33 w=2.25u l=0.7uMY1b Vp6 Vyb1 gnd gnd n_33 w=2.25u l=0.7uMY2a Vyop Vyb2 Vp5 gnd n_33 w=15u l=0.35uMY2b Vyon Vyb2 Vp6 gnd n_33 w=15u l=0.35uMY3a Vyop Vyb3 Vp3 Vp3 p_33 w=12u l=0.7uMY3b Vyon Vyb3 Vp4 Vp4 p_33 w=12u l=0.7uMY4a Vp3 Vyb4 Vdd Vdd p_33 w=6u l=0.7u m=2MY4b
27、Vp4 Vyb4 Vdd Vdd p_33 w=6u l=0.7u m=2* top p-booster bias networkMya1 Vbya1 Vr1 gnd gnd n_33 w=15u l=1uMyb1 Vbyb1 Vr1 gnd gnd n_33 w=15u l=1uMya2 Vbya2 Vr2 Vbya1 gnd n_33 w=15u l=1uMyb2 Vyb3 Vr2 Vbyb1 gnd n_33 w=15u l=1uMya3 Vbya2 Vbya2 Vbya3 Vbya3 p_33 w=12u l=0.7uMyb3 Vyb3 Vyb3 Vyb4 Vyb4 p_33 w=3u
28、 l=0.35uMya4 Vbya3 Vbya2 Vdd Vdd p_33 w=12u l=5uMyb4 Vyb4 Vyb4 Vdd Vdd p_33 w=3.31u l=0.6uMyc1 Vbyc1 Vbyc2 gnd gnd n_33 w=4u l=10u*Myd1 Vyb1 Vyb1 gnd gnd n_33 w=1.847u l=0.7uMyd1 Vyb1 Vyb1 gnd gnd n_33 w=1.848u l=0.7uMyc2 Vbyc2 Vbyc2 Vbyc1 gnd n_33 w=15u l=0.35uMyd2 Vyb2 Vyb2 Vyb1 gnd n_33 w=4.1u l=
29、0.35uMyc3 Vbyc2 Vr3 Vbyc3 Vbyc3 p_33 w=15u l=1uMyd3 Vyb2 Vr3 Vbyd3 Vbyd3 p_33 w=15u l=1uMyc4 Vbyc3 Vr4 Vdd Vdd p_33 w=15u l=1uMyd4 Vbyd3 Vr4 Vdd Vdd p_33 w=15u l=1u* DC OPERATING POINTVcma Vcma 0 dc=670.6774mRcma Vcma Vcmb 10gCcm1 Von Vcmb 20fFCcm2 Vop Vcmb 20fFCL1 Vop gnd 0.3pFCL2 Von gnd 0.3pF*MAI
30、N BAISING NETWORKMr1 Vr1 Vr1 gnd gnd n_33 w=15u l=1uMr2 Vr2 Vr2 Vr1 gnd n_33 w=15u l=1uMs1 Vs1 Vr1 gnd gnd n_33 w=15u l=1uMs2 Vr3 Vr2 Vs1 gnd n_33 w=15u l=1uMs3 Vr3 Vr3 Vr4 Vr4 p_33 w=15u l=1uMs4 Vr4 Vr4 Vdd Vdd p_33 w=15u l=1uMa1 Vba1 Vr1 gnd gnd n_33 w=15u l=1u m=2Mb1 Vbb1 Vr1 gnd gnd n_33 w=15u l
31、=1u m=2Ma2 Vba2 Vr2 Vba1 gnd n_33 w=15u l=1u m=2Mb2 Vbb2 Vr2 Vbb1 gnd n_33 w=15u l=1u m=2Ma3 Vba2 Vba2 Vba3 Vba3 p_33 w=15u l=0.35uMb3 Vbb2 Vbb2 Vbp Vbp p_33 w=5.4u l=0.35uMa4a Vba3 Vba2 Vba4a Vba4a p_33 w=37.4u l=5uMa4b Vba4a Vba2 Vba4b Vba4b p_33 w=37.4u l=5uMa4c Vba4b Vba2 Vdd Vdd p_33 w=37.4u l=
32、5uMb4 Vbp Vbp Vdd Vdd p_33 w=5.7u l=0.35uMc1a Vbc1a Vbc2 gnd gnd n_33 w=7.7u l=5uMc1b Vbc1b Vbc2 Vbc1a gnd n_33 w=7.7u l=5uMc1c Vbc1c Vbc2 Vbc1b gnd n_33 w=7.7u l=5uMd1 Vbn Vbn gnd gnd n_33 w=28.7u l=0.35uMc2 Vbc2 Vbc2 Vbc1c gnd n_33 w=15u l=0.35uMd2 Vbd2 Vbd2 Vbn gnd n_33 w=38.5u l=0.35uMc3 Vbc2 Vr
33、3 Vbc3 Vbc3 p_33 w=15u l=1u m=2Md3 Vbd2 Vr3 Vbd3 Vbd3 p_33 w=15u l=1u m=2Mc4 Vbc3 Vr4 Vdd Vdd p_33 w=15u l=1u m=2Md4 Vbd3 Vr4 Vdd Vdd p_33 w=15u l=1u m=2* simulation setup.options list brief post dccap accurate=1.op.ac dec 100 1 5g.PRINT AC_loop_gain=par(20*LOG10(ABS(V(VOP)-V(VON)/ABS(V(VIP)-V(VIN).PRINT common_mode_gain=par(20*LOG10(ABS(V(VOP)+V(VON)/ABS(V(VIP)+V(VIN).tran .01n 60n.end
