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1、 课程设计数字锁相环的FPGA设计与实现 姓名：学号：班级：010852 1.设计要求利用MAX PLUSII软件工具，设计一个全数字锁相环路，通过它从19.2k的信号中提取同步信号。本地源时钟为11.0592MHz。要求实现的功能：a当远端信号（方波）的占空比分别为1:1、1:3、1:5和1:7时，从其中提取同步信号。b先将远端信号（方波）转变成伪随机序列，然后从中提取同步信号。完成仿真过程，给出测试结果，要求得到同步带宽、捕捉带宽和最大同步时间。2.设计原理2.1数字锁相环基本原理一个典型的锁相环（PLL）系统，是由鉴相器（PD），压控荡器（VCO）和低通滤波器（LPF）三个基本电路组成，
2、如图1所示。图1 PLL模块图传统的锁相环是模拟电路，它利用环路中误差信号去连续地调整位同步信号的相位。全数字锁相环路完全用数字电路构成，采用高稳定度的振荡器（信号钟），从鉴相器所获得的与同步误差成比例的误差信号不是直接用于调整振荡器，而是通过一个控制器在信号钟输出的脉冲序列中附加或扣除一个或几个脉冲，这样同样可以调整加到鉴相器上的位同步脉冲序列的相位，达到同步的目的。全数字锁相环（ADPLL）由数字鉴相器（DP）、数字滤波器（DF）与数字压控振荡器(DCO)三个数字电路部件组成，如图2所示。图2 ADPLL模块图2.2数字锁相环原理框图本设计中的数字锁相环由信号钟、控制器、分频器、相位比较器
3、组成。其原理框图如图3所示。图3 数字锁相环原理框图信号钟包括一个高稳定度的晶体振荡器和整形电路。若接收码元的速率为F=1/T，那么振荡器频率设定在nF，经整形电路之后，输出周期性脉冲序列，其周期T0=1/(nF)=T/n。本设计中时钟为11.0592MHz。控制器包括图中的扣除门（常开）、附加门（常闭）和“或门”，它根据相位比较器输出的控制脉冲（“超前脉冲”或“滞后脉冲”）对信号钟输出的序列实施扣除（或添加）脉冲。分频器是一个计数器，每当控制器输出n个脉冲时，它就输出一个脉冲。控制器与分频器的共同作用的结果就调整了加至相位比较器的位同步信号的相位。这种相位前、后移的调整量取决于信号钟的周期，
4、每次的时间阶跃量为T0，相应的相位最小调整量为=2T0/T=2/n。相位比较器将接收脉冲序列与位同步信号进行相位比较，以判别位同步信号究竟是超前还是滞后，若超前就输出超前脉冲，若滞后就输出滞后脉冲。3.数字锁相环的硬件实现根据图3（数字锁相环原理框图），利用MAX PLUSII中的硬件仿真功能，实现数字锁相环。下面将给出信号钟、分频器和相位比较器的硬件实现图。信号钟包含一个晶振和整形电路，晶振产生的方波信号经过整形电路后变成脉冲信号。为了和控制器相配合，需要两路脉冲信号。整形电路由D触发器和逻辑与、或、非门组成。D触发器起到延时的作用，然后通过逻辑或门和与门产生脉冲波。电路如图4所示。图4 整
5、形电路（rc）分频器是一个计数器，由3片74LS161来实现。电路如图5所示。图5 分频器（fd）相位比较器主要由微分脉冲电路和逻辑与、非门组成。微分脉冲形成电路由D触发器和逻辑异或、与门组成。D触发器起延时的作用。微分脉冲形成电路如图6所示。图6 微分脉冲形成电路（dp）数字锁相环的硬件实现电路如图7所示。图中蓝色字样所在框图由上至下分别为微分脉冲形成电路（dp）、整形电路（rc）和分频器（fd），具体结构如图6、图4和图5所示。图7 数字锁相环电路通过模2、模4、模6和模8计数器来获得占空比为1:1、1:3、1:5和1:7的方形波。在本设计中，利用74LS161来实现这些计数器。模2、模4
6、、模6、模8计数器分别如图8、图9、图10、图11所示。设计模2为实现信号周期向码元周期的转换，因为本实验中所有的接收信号为周期信号，周期为52.08us。 图8 模2计数器（1_1）图9 模4计数器（1_3）图10 模6计数器（1_5）图11 模8计数器（1_7）方波通过这些计数器后就能形成占空比满足要求的信号，然后再将信号送入图7所示的数字锁相环电路中，便可以提取出同步信号。在本设计中，将方波转变成伪随机序列用到74LS194和逻辑异或门、与非门。7位伪随机序列发生器电路如图12所示。将产生的伪随机序列送入图7所示的数字锁相环电路中，便可以提取出同步信号。图12 7位伪随机序列发生器4.仿
7、真过程4.1接收信号的占空比为1:1条件设置为：End Time = 20ms，Grid Size = 45.2ns，signal period=52.08us，local period=90.4ns位同步信号超前于接收脉冲序列的情况如图12所示，放大后如图13所示。经过一段时间后锁相成功，达到同步状态，如图14所示。图12 位同步信号超前于接收脉冲序列图13 超前脉冲作用于扣除门图14同步状态同步建立时间：8.98ms 同步保持时间：/相位误差：0.3027（43.8ns）注：进入同步锁定状态后相位误差一直在变化，以最大相位误差记录。同步带宽：22Hz 附：1_1同步的宏观图，从上图可看出，
8、1_1同步的效果非常好。位同步信号滞后于接收脉冲序列的情况如图15所示，蓝色线条处放大后如图16所示。经过一段时间后锁相成功，达到同步状态，如图17所示。图15 位同步信号滞后于接收脉冲序列图16 滞后脉冲作用于附加门图17 同步状态同步建立时间：17.109ms 同步保持时间：/相位误差：0.193（28ns）同步带宽：20hz4.2接收信号的占空比为1:3条件设置为：End Time = 50ms，Grid Size = 45.2nsSignal period=52.08us，local period=90.42ns位同步信号超前于接收脉冲序列的情况如图18所示，放大后如图19所示。经过一
9、段时间后锁相成功，达到同步状态，如图20所示。图18 位同步信号超前于接收脉冲序列图19 超前脉冲作用于扣除门图20 同步状态同步建立时间：23.87ms 同步保持时间：/相位误差：0.449（65ns） 同步带宽：8Hz位同步信号滞后于接收脉冲序列的情况如图21所示，放大后如图22所示。经过一段时间后锁相成功，达到同步状态，如图23所示。图21 位同步信号滞后于接收脉冲序列图22 滞后脉冲作用于附加门图23 同步状态同步建立时间：30.18ms 同步保持时间：/相位误差：0.359（52ns）同步带宽：4hz（19.19919.203k）4.3接收信号的占空比为1:5条件设置为：End Ti
10、me = 200ms，Grid Size = 45.2nsSignal period=52.083us local period=90.42ns位同步信号超前于接收脉冲序列的情况如图24所示，放大后如图25所示。经过一段时间后锁相成功，达到同步状态，如图26所示。图24 位同步信号超前于接收脉冲序列图25 超前脉冲作用于扣除门图26 同步状态同步建立时间：169.19ms 同步保持时间：/相位误差：0.317（46ns） 同步带宽：2Hz位同步信号滞后于接收脉冲序列的情况如图27所示，放大后如图28所示。经过一段时间后锁相成功，达到同步状态，如图29所示。图27 位同步信号滞后于接收脉冲序列图
11、28 滞后脉冲作用于附加门图29 同步状态同步建立时间：39.53ms 同步保持时间：/相位误差：0.337（48.8ns） 同步带宽：2hz4.4接收信号的占空比为1:7条件设置为：End Time = 400ms，Grid Size = 45.2nsSignal period=52.08us local period=90.4ns位同步信号超前于接收脉冲序列的情况如图30所示，放大后如图31所示。经过一段时间后锁相成功，达到同步状态，如图32所示。图30 位同步信号超前于接收脉冲序列图31 超前脉冲作用于扣除门图32 同步状态同步建立时间：249.49ms 同步保持时间：/相位误差：0.1
12、64（23.8ns）同步带宽：0.5Hz位同步信号滞后于接收脉冲序列的情况如图33所示，放大后如图34所示。经过一段时间后锁相成功，达到同步状态，如图35所示。图33 位同步信号滞后于接收脉冲序列图34 滞后脉冲作用于附加门图35 同步状态同步建立时间：52.86ms 同步保持时间：/相位误差：0.181(26.2ns) 同步带宽：0.5hz4.5远端信号（方波）转变成伪随机序列条件设置为：End Time = 50ms，Grid Size = 45.2ns位同步信号超前于接收脉冲序列的情况如图36所示，蓝色线条处放大后如图37所示。经过一段时间后锁相成功，达到同步状态，如图38所示。图36
13、位同步信号超前于接收脉冲序列图37 超前脉冲作用于扣除门图38 同步状态同步建立时间：17.99ms 同步保持时间：/相位误差：0.448（64.8ns） 同步带宽：12Hz位同步信号滞后于接收脉冲序列的情况如图39所示，蓝色线条处放大后如图40所示。经过一段时间后锁相成功，达到同步状态，如图41所示。图39 位同步信号滞后于接收脉冲序列图40 滞后脉冲作用于附加门图41 同步状态通过多次试验，可得测试结果如下：同步建立时间：29.89ms同步带宽：10hz5.心得体会在这次课程设计过程中我学到了很多东西。一方面对数字锁相环技术有了深刻的理解，同时也学会了如何去利用仿真工具去验证一个设计的正确
14、性和可行性。这对今后的毕业设计有莫大的帮助。下面谈一下我们小组的收获：1、我们在网上查阅了相关的资料，经过作图仿真发现需要仿真的时间多达180ms以上，于是我们认真分析了仿真波形（以超前为例），发现有些超前脉冲并没有扣除掉常开门的脉冲（即超前脉冲的低电平宽度小于90.4ns），于是我们重新调整了微分整流电路中锁存器的个数，然后使超前脉冲的宽度刚刚大于90.4ns，保证每次都能扣除并仅扣除一个脉冲，修改后发现仿真时间大大缩短。2、我们还深刻认识到同步信号的周期应等于接收信号的码元周期而不是接收信号的周期，因为提取同步信号的目的是对接收信号的码元进行判决，而且实际的接收信号是随机的非周期信号，不会
15、是像1:3这样的周期信号。3、通过对相位误差的分析，我们深刻认识到实际的通信系统中不可能实现严格的收发同步，肯定会出现一定的相位误差，但利用数字锁相环可以大大地减小同步锁定状态下的相位误差。4、利用微分整流法对接收信号进入鉴相器前处理比用D触发器法的好处是达到同步状态时的精度好，缺点是超前滞后脉冲每周期只出现一次导致仿真时间变长。在以后的学习中，我们可以设计一种自适应的方法，即在初始相位差较大时使用D触发器法，在相位差缩小到一定值时我们切换到微分整流法，这样可以实现速度和精度的统一，但会增加系统的复杂度。5、通过多次实验我们发现，在初始相位相同的情况下，接收信号连0的个数越多，同步建立时间越长，这是因为连0比特串缺少足够的同步信息，超前（或滞后）脉冲出现间隔周期较长，例如1：7波形。6、因为每次超前（滞后）脉冲只扣除（添加）一个窄脉冲，所以经过n分频后的同步信号理论上可以向后（向前）移动t0（=90.4ns）时间，最后，感谢老师的指导。
