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1、简易数字信号传输分析仪摘 要 本系统由数字信号发生器、伪随机信号发生器、低通滤波器、数字信号分析电路组成。其中信号发生模块以现场可编程门阵列(FPGA)作为数字信号发生器，产生M序列伪随机信号作为数字传输信号，而后该信号被送入由LM318构成的低通滤波电路进行滤波，滤波后的信号通过加法器LM358与信道噪声（由FPGA生成的伪随机信号模拟）叠加，作为信号分析部分的最终输入信号。然后通过“眼图”观测数字信号传输的抗干扰能力。观察显示数字信号具有很强的抗干扰能力。关键词： 现场可编辑逻辑门阵列, 位同步提取, 眼图Abstract This system consists of a signal
2、generator module and a signal processing module. A field programmable gate arrays (FPGA) is used to generate M sequences pseudo random signal in the signal generator. The signal is then filtered by a second-order low pass filter in which a LM318 is used as a core. The filtered signal is added with t
3、he channel noise (a simulated pseudo random generated by a FPGA) by adder LM358. This signal is treated as the final input signal. The signal analysis is performed by a digital signal analysis circuit and an oscilloscope. In signal analysis, bit synchronization signal can be extracted from input sig
4、nal so as to ensure the horizontal scan cycle of oscilloscope is identical with the signal cycle. And the signal eye diagram can be displayed in the oscilloscope. From the eye diagram, the intersymbol interference and noise can be analyzed to test the signal transmission performance. Keywords： FPGA,
5、 bit synchronization extraction , eye chart3一、任务1、 要求（1） 基本要求 设计并制作一个数字信号信号发生器：a) 数字信号V1为f1(x)=1+x2+x3+x4+x8的m序列，其时钟信号为V1-clock；b）数据率为10100kbps，按10kbps步进可调。数据率误差绝对植不大于1%；c) 输出信号为TTL电平。 设计三个低通滤波器，用来模拟传输信道的幅频特性； a) 每个滤波器带外衰减不少于40dB/十倍频程；b) 三个滤波器的截止频率分别为100kHz、200kHz、500kHz，截止频率误差绝对值不大于10%；c) 滤波器的通带增益在
6、0.24.0范围可调。 设计一个伪随机信号发生器用来模拟信道噪声； a) V3f2(x)=1+x+x4+x5+x12的m序列 b) 数据率为10Mbps，误差绝对值不大于1%； c) 输出信号峰峰值为100mV，误差绝对值不大于10%。 利用数字信号发生器产生的时钟信号V1-clock进行同步，显示数字信号V2a的信号眼图，并测试眼幅度。（2） 发挥部分 要求数字信号发生器输出的V1采用曼彻斯特编码。 要求数字信号分析电路能从V2a中提取同步信号V4-syn并输出；同时，利用所提取的同步信号V4-syn进行同步，正确显示数字信号V2a的信号眼图。 要求伪随机信号发生器输出信号V3幅度可调，V3
7、的峰峰值范围为100mVTTL电平。 改进数字信号分析电路，在尽量低的信噪比下能从V2a中提取同步信号V4-syn，并正确显示V2a的信号眼图。 其他。 图1 原理图 二、 方案论证1. 系统框图图2 传输框图2. M序列信号发生方案M序列是一种伪随机序列，具有结构简单、实现方便的特点，在现代工业实践中应用广泛。产生M序列的方法很多，如利用通用数字器件构成、利用软件方式构和利用FPGA构成等方式，各有利弊。方案一：本方案采用74LS194移位寄存器级连成N级移位寄存器。用通用数字器件构成的特点是速度可以很快，但硬件电路不便于修改，只能产生单一N级的M序列伪随机信号。方案二：本方案采用单片机软件
8、构成的方式产生M序列伪随机信号。软件构成的特点是采用灵活的数据查询方式，可以获得任意级数N的本原多项式系数，从而实现m序列的产生，但速度受到单片机工作速度的限制。方案三：此方案采用FPGA产生M序列伪随机信号。FPGA具有丰富的I/O口、内部逻辑线和连线资源，运行速度快。该方案使用FPGA产生信号，因而即具有硬件电路的各项优点，又具有设计上的灵活性可获得任意级数n的M序列本原多项式系数，级数切换速度快。对于本题来说，需要生成两种M序列伪随机信号。采用方案三则只需改动程序参数，即可通过同一块FPGA系统板产生所需的数字传输信号和伪随机信号，避免了硬件实现方式需要重新设计电路的麻烦。为了很好的完成
9、题目的基本要求及发挥部分，经综合考虑采用此种方案三。3. 低通滤波器方案对于本题来说，可采用有源滤波和无源滤波两种方案。方案一：采用无源滤波器。无源滤波器由无源元件（电阻、电容、电感）组成，具有高频性能好、电路简单、功能可靠、无需直流供电，能够输出高压大电流等优点。但无源滤波器带负载能力较差，功耗大，不但通带放大倍数会因负载电阻而减小，而且通带截至频率也会因负载电阻而增大。同时无源滤波器的体积和重量也比较大，其电感还会引起电磁干扰。方案二：采用有源滤波器。有源滤波器由电阻、电容和有源器件（如集成运放）组成，具有电路体积小重量轻、通带内信号可放大、精度高、性能稳定、易于调试、负载效应小、可多级相
10、连构成高阶滤波器等诸多优点。但由于集成运放所限，有源滤波电路不适于高电压大电流负载，而只适用于信号处理。根据可用的芯片资源，最终使用LM318高速运放实现二阶巴特沃斯滤波器。根据题目具体要求，系统只需对弱电信号进行处理，且对于信号处理的精确性要求较为苛刻，因此方案二更为适合。4. 数字分析电路方案题目要求数字分析电路从输入码元序列中提取同步信号，故采用通信原理中的位同步技术。方案一：采用自同步法中的滤波法，但滤波法要求收端滤波器性能精确和稳定，否则将出现为同步信号的相位抖动。特别是当全0和全1时的时间持续更长，相位抖动更大。方案二：采用自同步法中的锁相环方法。用数字锁相环提取同步信号，由于采用
11、了数字电路个实际应用是方便、可靠、易于实现集成化的。综上所述，选择方案二。5. 加法器方案题目要求使用加法器使信号和模拟出来的噪声信号叠加。方案一：采用同相加法器电路，使用AD8056芯片，但由于此芯片不适合做加法器，所以放弃了此方案。方案二：采用同相加法器电路，使用LM358芯片，并在同相端加一个对地电阻。实际效果不错。故使用此电路。三、理论分析与计算1.低通二阶巴特沃斯低通滤波电路图及电路原理巴特沃斯滤波器的特点是通频带内的频率响应曲线最大限度平坦，没有起伏，而在阻频带则逐渐下降为零。 在振幅的对数对角频率的波得图上，从某一边界角频率开始，振幅随着角频率的增加而逐步减少，趋向负无穷大。巴特
12、沃斯滤波器的振幅对角频率单调下降，并且也是唯一的无论阶数，振幅对角频率曲线都保持同样的形状的滤波器。只不过滤波器阶数越高，在阻频带振幅衰减速度越快。根据实验参数要求，本方案选择二阶低通滤波器。其电路图如图3所示。图3 二阶巴特沃斯低通滤波电路对于二阶低通滤波器其归一化函数：将此式与2阶归一化的巴特沃斯低通滤波器传递函数的分母多项式：，比较得 通带内的电压放大倍数为滤波器的截至角频率为：故由以上各式可得出电路参数为：验证：由于，将三组R，C值分别代入，得到的值当时，经计算得到的实际计算值。当时，经计算得到的实际计算值。当时，经计算得到的实际计算值。值得注意的是，实际电路中，由于题目要求通带增益可
13、调，而低通滤波器的增益需通过重新设定RC值进行调整，较为麻烦。因此本设计中采用无增益低通滤波器，后接增益可变的同相放大器以实现系统增益的快速、灵活调节。2衰减器无线系统测试中常常需要对从一个设备到另一个设备的信号进行衰减。例如，射频发射机测试中，涉及 的功率等级常常从几瓦到几百瓦甚至上千瓦，这么大功率的信号必须得经过衰减以后才可以连接到大部分 的测试设备中，否则会对测试设备有损害。一种叫做衰减器的简单电路常常能用来减少信号幅度，而且衰 减器不但可以把信号电压衰减到一定值还可以对阻抗值进行变换。实现此功能的电路常常被称作型或 T 型衰减网络。采用型衰减器，伪随机信号在FPGA输出后要对V3信号幅
14、度衰减到100mv，本方案使用型衰减器，纯阻抗网络对信号的频率和波形没有影响。采用型衰减器，伪随机信号在FPGA输出后要对V3信号幅度衰减到100mv，本方案使用型衰减器，纯阻抗网络对信号的频率和波形没有影响。电路图如图4所示图4 型衰减器如图7所示电路为型网络电路。由于受引线和焊点的影响，阻值过小，很难保证其精度，从而影响衰减的准确度。所以，当要求衰减较大时用型衰减器较合适。 型衰减器计算公式为： ,其中,z为输入阻抗。经计算衰减倍数为33时，当,时，经推导计算得型衰减器中输入输出阻抗,代入得3.加法器利用运放中虚短、虚段的概念，做加法比例系数为1 的同相求和电路。作为数字信号的输入，我们要
15、将V3信号和V2信号求和。如图5所示。图5 加法器电路其中，= =1K，将电路中的阻值取同一阻值带入到电路中，得4.比较器电压比较器是对两个模拟电压比较其大小，并判断出其中哪一个电压高。本方案需要用到任意点评的比较器，在曼彻斯特编码经过加法器之后，要进入第二块FPGA做解码之前，需要将信号整波成波形较好的50%占空比的方波。如图6所示图6 lm311比较器电路输入信号ui 加到反向输入端，在同相输入端加一个参考电压UREF，当 ui 输入电压小于参考电压UREF 时，输出为+UOM当输入电压ui 大于参考电压UREF 时，输出为-UOM。即，本题目中为1.6V左右，输出+为3.28v四、软件部
16、分本系统使用Verilog语言编程，利用FGPA实现M序列信号的产生及对传输信号的分析提取操作。软件设计分为基础部分和拓展部分两个部分。1基础部分基础要求的软件设计包括M序列随机信号发生和伪随机1.1 M序列随机信号发生M序列随机发生部分的软件设计能够使FGPA生成作为传输信号和噪声的两种M序列伪随机信号。M序列发生器：使用matlab产生生成一个M序列码表，在FGPA内部生成一个ROM表，采用查表法实现M序列发生器。调整查表频率实现M序列从10khz100khz的10khz步进。生成M序列码表：在matlab中编写生成M序列的代码，根据M序列的函数确定各项系数，输入系数成码表。根据码表确定R
17、OM表位地址数。生成的部分码表CONTENT BEGIN0 : 1;1.7 : 0;8 : 1;9 : 0;10.11 : 1;12.14 : 0;15.18 : 1;19 : 0;20 : 1;21.24 : 0;25.32 : 1;33.34 : 0;35 : 1;36.39 : 0;40 : 1;41 : 0;42 : 1;43.44 : 0;45.49 : 1;END;FGPA部分主要代码如下所示：module acc( RSTn, clock, result) ;input RSTn , clock; / 输入输出端口说明output 7: 0 result;reg 7: 0 res
18、ult;always( posedge clock or posedge RSTn ) / 功能实现 begin if( RSTn ) result = 8b00000000;/地址清零 else if( result = 8b11111110 ) result = 8b00000000; else result = result + 1b1;/地址加1 endEndmodule步进频率分频的代码如下：module pinlu(clk,clk1,clk2,code);/- 分频模块input clk;input 3:0 code ;output clk1;output clk2;fenpin
19、u1(clk,clk1,clk2,code);endmodulemodule fenpin (clkin,clk1,clk2,code);input clkin;input 3:0 code ;output clk1;output clk2;reg clk1;reg clk2;reg 12:0 TEMP;reg 12:0 TEMP1;reg 12:0 TEMP2;always ( code )/ 键控分频值case( code )4h1: TEMP2 = 13b1_0011_1000_0111;4h2: TEMP2 = 13b0_1001_1100_0011;4h3: TEMP2 = 13b0
20、_0110_1000_0010;4h4: TEMP2 = 13b0_0100_1110_0001;4h5: TEMP2 = 13b0_0011_1110_0111;4h6: TEMP2 = 13b0_0011_0100_0001;4h7: TEMP2 = 13b0_0010_1100_1010;4h8: TEMP2 = 13b0_0010_0111_0000;4h9: TEMP2 = 13b0_0010_0010_1011;4ha: TEMP2 = 13b0_0001_1111_0011;default: TEMP2 = 13b1_0011_1000_0111;endcasealways (p
21、osedge clkin)/分频计数器beginTEMP=TEMP+1;if (TEMP=TEMP2) begin clk2 = clk2;/时钟信号输出 TEMP = 0; endendendmodule在Quartus II工具栏中点击Tools选择Netlist Viewers选项 再选择RTL viewer生成RTL图 图11 M序列的RTL图图12 M序列的逻辑仿真图1.2 伪随机信号发生器生成的信号同样为M序列，频率为10M。方法同M序列发生器一致。其主要程序为：Begin/分频计数器TEMP1=TEMP1+1;if (TEMP1=13b0_0000_0000_0100) /- 4
22、 begin clk1 = clk1;/时钟信号输出 TEMP1 = 0; endEnd图13 伪随机信号的逻辑仿真图1.3 扩展部分曼彻斯特信号发生器。曼彻斯特编码：在曼彻斯特编码中，每一位的中间有一跳变，位中间的跳变既作时钟信号，又作数据信号；从低到高跳变表示1，从高到低跳变表示0。还有一种是差分曼彻斯特编码，每位中间的跳变仅提供时钟定时，而用每位开始时有无跳变表示0或1，有跳变为0，无跳变为1。 图14 曼彻斯特编码图编程代码如下：module mcst/曼彻斯特模块( CLK, m_in, Out_mcst); input CLK;input m_in;output Out_mcst;
23、reg Out_mcst; always( CLK ) / 功能实现 begin if( CLK=1b0 ) Out_mcst = m_in; else if( CLK=1b1 ) Out_mcst = m_in; endEndmodule图15 曼彻斯特仿真图1.4曼彻斯特码的解码曼彻斯特信号解码：曼彻斯特信号解码是把曼彻斯特信号中的时钟信号提取出来，再利用时钟信号进行解码。解码代码： module jie( inclk0,clk, sgin, RESET,clkout, mtjiema, mcccc, mcccc2, sgout, kout);/曼彻斯特解码电路always(posedge
24、 clk or negedge RESET) if(!RESET) begin sgin0=1b0; sgin1=1b0; sgin2=1b0; end else begin sgin0=sgin; sgin1=sgin0; sgin2=sgin1; endassign sgout=(sgin2)&sgin1 | sgin2&(sgin1); always(posedge clk or negedge RESET) if(!RESET)begincounter=16b0000_0000_0000_0000;tem1=16b0000_0000_0000_0000;tem2=16b0000_000
25、0_0000_0000;endelse if(sgout)begintem2=tem1;counter=16b0000_0000_0000_0000;end elsebegin counter=counter+1b1;tem1=counter;endalways(posedge clk or negedge RESET) if(!RESET)begintem3=16b0000_0000_0000_0000;tem4=16b0000_0000_0000_0000;endelsebeginif(tem3tem2)tem31;endalways(posedge clk or negedge RESE
26、T) if(!RESET)counter2=16b0000_0000_0000_0000;elseif(sgout)begincounter2=16b0000_0000_0000_0000;kout=1b0;tem5=2b10;endelseif(counter2=(tem4-tem5)beginkout=1b1;counter2=16b0000_0000_0000_0000;endelsebeginkout=1b0;tem5=2b00;counter2=counter2+1b1;endassign mcccc=kout | sgout;/完整脉冲信号 always( inclk0 ) beg
27、in if( inclk0=1b1 ) mcccc2 = mcccc; else if( inclk0=1b0 ) mcccc2 = 1b0; endalways(posedge clk or negedge RESET)/根据脉冲信号解出时钟信号 if(!RESET)beginclkout(tem4+4b1000)if(mcccc)beginclkout=1b0;endelsebeginclkout=clkout;endelseif(mcccc)beginclkout=clkout;endelsebeginclkout=clkout;endalways(posedge clk or nege
28、dge RESET)/曼彻斯特解码 if(!RESET)mtjiema=1b0;elseif(clkout)mtjiema=sgin2;elsemtjiema=sgin2;endmodule 图16 曼彻斯特的RTL图图17解码仿真图五、测试方案与测试结果1.测试方法与仪器1.1 测试仪器RIGOL-DS1102CA示波器、YB4320A模拟示波器、RIGOL-DG1022信号源、DY2105多功能数字万用表、FPGA_Cyclone_II_EP2C5/EP2C8下载板1.2 测试方法硬件测试：1、制作出低通滤波器，将一正弦信号作为测试信号输入低通滤波器，通过调节输入信号，观察对应输出信号波形
29、的方法，即可测得滤波器各项性能指标。2、制作行衰减器使输入信号衰减40dB。3、制作加法器，将通过滤波器的数字信号与通过衰减器的噪声信号相加，测量示波器眼图。关键问题解决：（1）示波器问题，一开始使用数字示波器，可是无法调节触发模式，所以该换模拟示波器。（2）滤波器问题，为了解决此问题，我们设计了许多电路，使用不同的芯片，最终选用效果最好的电路。（3）加法器问题，第一次制作的加法器电路的实际效果并不好，通过询问老师和查阅资料在运算放大器的同相端加了一个对地电阻后最终解决了问题。软件测试：采用自下而上的调试方式，先进行模块测试程序的调试，待全部通过之后将所有的软件程序串接起来并结合硬件电路进行整
30、体调试。2. 测试结果与分析信号经过低通滤波器后的波形图，示波器的channel 1接低通滤波器的输出，如图13所示图18 低通输出波形图测试数据如下：表1低通滤波器性能测试数据表理论截止频率（HZ）实际截止频率（HZ）系统衰减(dB)100K99K40200K200K40500K498K40结果分析：以上结果说明滤波器确能满足题目对其的各项要求。示波器的channel 1接第一块FPGA的J4_13,伪随机信号波形图如图14所示图19 伪随机信号波形图示波器的channel 1接衰减器的输出，伪随机信号经衰减器后的波形图，如图15所示图20 噪声经过衰减器后的波形图示波器的channel 1
31、接加法器的输出，信道信号与伪随机信号经过加法器后的波形图，如图16所示。图21 加法器输出波形图示波器的channel 1接第二块FPGA的J4_13示波器的channel 2第一块FPGA的J4_15，接曼彻斯特编码的信号图和同步CLK的信号比较，如图17所示。图22 上为同步CLK信号，下为曼彻斯特编码信号将同步CLK 和信源CLK做比较，由于信道原因，所以同步CLK与原CLK有些许延时，示波器的channel 1接第一块FPGA的J4_16，示波器的channel 2接第二块FPGA的J4_13，如图18所示.图23 上为信源CLK信号，下为经FPGA同步出来的CLK信号将第一块FPGA
32、的P13端接到示波器的channel 1,将第二块FPGA的P14端接到channel 2,如图18所示图24 M序列与解码后的M序列将第一块FPGA的P15端接到示波器的channel 1,将第二块FPGA的P14端接到channel 2,如图19所示图24 曼彻斯特编码与解码后的M序列本系统通过示波器成功地得出了信号的对应眼图，且调节系统频率步进时，可以观察到眼图的张开程度及线迹的清晰程度随之变化，说明本系统却能起到分析信道传输特性的作用。眼图如表所示.眼图噪声低通截止频率(Hz)幅值VP-P(V)10MHz100mv伪随机信号100K2.610MHz100mv伪随机信号200K2.510
33、MHz100mv伪随机信号500K2.6眼图噪声信道信号频率(Hz)幅值VP-P(V)波形分析10MHz100mv伪随机信号10K2.0根据题目要求对信道信号的频率做10倍频的键控。此图为在相同一div的键控下观测的眼图，信道频率为基本频率的一倍。10MHz100mv伪随机信号20K2.0根据题目要求对信道信号的频率做10倍频的键控。此图为在相同一div的键控下观测的眼图，信道频率为基本频率的二倍。10MHz100mv伪随机信号40K2.0根据题目要求对信道信号的频率做10倍频的键控。此图为在相同一div的键控下观测的眼图，信道频率为基本频率的四倍。表2系统传输性能测试数据表截止频率（HZ）V1（V）V2a（V）V4（V）100K3.32.62.8200K3.32.52.8500K3.32.62.8结果分析:系统传输信号幅度基本达到题目要求。六、结论25
