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1、2007-2008数字逻辑总复习测试题,一、填空题（每空2分）,1.（88.125）10=（1011000.001）2=（150.1）8=（68.2）16,2.已知 x补=10110011，求 x原=11001101，x反=10110010，真值x=-1001101。,3.已知x补=10000000，则真值 x=-10000000。,4.已知真值x=10010，求8位字长时，x原=00010010、x反=00010010、x补=00010010。,6.已知，则它的或与式为。,7.当采用奇校验时，若校验位是1，则信息码中应有 偶数 个1。,9.已知 则,8.已知 运用规则，求F=，=。,10.已
2、知 F=m3(0,1,4,5)，则,二.简答题（每题5分）,1.已知F(a,b,c)=M(1,2,4,5)，G(a,b,c)=m(0,3,6,7)则 F G=m3(0，3，6，7)F+G=M3(1，2，4，5)F G=0。,2.根据组合电路输入a、b和组合电路输出 f 的波形，列真值表并写出 f(a,b)的逻辑 表达式。,3.画出“0110”（不可重）序列检测器的Mealy型原始状态图。,0 0 1,0 1 0,1 0 0,1 1 1,A,B,C,D,0/0,1/0,1/0,0/1,输入/输出,1/0,0/0,1/0,1/0,5.根据给定的Moore型状态表画出状态图。,S(t+1),6.将下
3、列Mealy型序列检测器的原始状态图补充完整。,A,B,C,D,0/0,1/0,0/0,0/1,输入/输出,检测序列为 0100。,A/0,D/1,C/0,B/0,0,1,1,1,1,0,0,0,1/0,0/0,1/0,1/0,7.填写下列逻辑函数的卡诺图并求最简与或式和最简或与式。,8.利用卡诺图判断下列逻辑函数对应的电路是否存在逻辑险象。,是否存在逻辑险象：是。,若存在逻辑险象，应添加的冗余项为。,9.画出下列同步时序电路Q1Q0初态为00时的波形图并说明电路功能。,Q1Q0,电路实现的逻辑功能为 四位二进制加1计数器。,10.填写下列同步时序电路的状态转换表。,0 0 0 0,1 0 0
4、 0,1 0 0 0,1 1 0 0,0 0 0 1,0 0 1 1,0 1 1 1,1 1 1 1,1 1 1 0,0 0 0 0,1 1 0 0,0 0 0 1,0 0 1 1,0 1 1 1,1 1 1 1,1 1 1 0,11.用隐含表法化简给定的同步时序电路原始状态表，生成最小状态表。,ABCDE,0 1,S(t),S(t+1)/z(t),x,原始状态表,12.已知某组合电路的输出表达式为，用Verilog HDL的数据流描述方式建模。,module M1(a,b,c,F);input a,b,c;output F;assign F=(aendmodule,13.已知逻辑函数F、G的
5、卡诺图，填写Y=FG的卡诺图，并求Y的最简与非式。,F,G,Y=FG,Y最简与非式=,14.用卡诺图法判断下列电路是否存在逻辑险象。,有逻辑险象？有。,15.根据给定的波形，画出高有效使能D锁存器和上升沿D触发器初态均为0时的输出波形。,16.画出具有循环进位的余3码加1计数器的Moore型状态图。,0011/0,0100/0,1100/1,1011/0,1010/0,1001/0,1000/0,0111/0,0110/0,0101/0,其它/0,17.由74LS138译码器及逻辑门构成的组合逻辑电路如下，其中输入信号A7A0 为地址变量。试填写表格。,三、综合分析题（每题8分）,1.分析74
6、LS138译码器和逻辑门构成的逻辑电路的功能。,（1）写出 F（X,Y,Z）和 G（X,Y,Z）的逻辑表达式；（2）给出真值表；（3）分析电路功能。,（1）,（2）,（3）功能：全减器，其中，X：被减数 Y：减数 Z：低位向本位的借位 F：本地差 G：本位向高位的借位,2.分析数据选择器74LS151构成的逻辑电路功能。（1）写出逻辑表达式；（2）说明电路功能；（3）用Verilog HDL描述电路功能。,（1）,（2）功能：三变量一致检测电路,（3）module same(A,B,C,F);input A,B,C;output F;reg F;always(A or B or C)if(A=
7、B)endmodule,（3）module same(A,B,C,F);input A,B,C;output F;assign F=A endmodule,3.分析图示电路实现的逻辑功能，并建立实现该功能的Verilog HDL模型。,解：Y3Y2Y1Y0=X3X2X1X0+0WW0,W=X3+X2X1+X2X0,结论：将8421码转换为2421码,Verilog 模型：module CT(codein,codeout);input 3:0 codein;output 3:0 codeout;reg 3:0 codeout;always(codein)begin if(codein=4b000
8、0)endendmodule,4.分析给定组合电路。（1）写出输出表达式；（2）列真值表并说明电路的综合功能；（3）建Verilog HDL模型。,s2=x3x2x1s1=x3 x2+(x3 x2)x1,功能：若将x3、x2作为两个加数，x1作为低端进位，则电路实现全加器的功能，s2是本地和的输出，s1是向上进位输出。,Verilog 模型：module CT(x3,x2,x1,s2,s1);input x3,x2,x1;output s2,s1;assign s1,s2=x3+x2+x1;endmodule,5.分析电路，填写表格，建Verilog HDL模型。,Verilog 模型：mod
9、ule select(a,b,s1,s0,F);input a,b,s1,s0;output F;assign F=s1endmodule,6.状态图如（a）所示，请将次态/输出填在（b）表中。若状态分配方案为：A、B、C、D分别对应Q1Q0的取值00、01、10、11，请将分配后的编码填在（c）表中。当X=0时，它的功能是 两位二进制加1计数器，当X=1时，它的功能是 两位二进制减1计数器。,A,B,C,D,X/Z,7.分析图示同步时序电路。（10分）（1）写出激励方程和输出方程；（2）作激励/状态转换表；（3）画初态Q1Q0=00时，输入x为00001111时，Q1、Q0、Z的波形图。（4
10、）说明电路功能。,激励方程：,输出方程：,功能：X=1，模4加1计数，计到11时产生循环进位Z=1；X=0时，停止计数。,8.画出图示同步时序电路初态Q3Q2Q1=001时的状态转换图，分析自启动特性。建立可自启动的Verilog HDL模型。,000,111,从完全状态转换图可以看到，当电路处于无效状态时，不能经过有限个时钟节拍自动进入到有效循环，故电路不能自启动,module exam(clk,q);input clk;output 3:1 q;reg 3:1 q;always(posedge clk)case(q)3b001:q=3b100;3b100:q=3b010;3b010:q=3
11、b001;default:q=3b001;endcaseendmodule,9.分析74LS163构成的电路功能。（1）画出上电清0后，电路的状态转换序列；（2）说明电路功能。,Q3Q2Q1Q0 0000 0001 0010 0011 0100 0101 011001111000100110101011功能：从0到11的模12计数器,10.分析启动清零后B3B2B1B0的状态转换序列，列表分析电路功能。,功能：4位格雷码加1计数器,11.分析图示电路的逻辑功能，并画出F的波形图。,状态变换序列：QD QC QB QA,F=QD，12个CP脉冲，F输出1个脉冲，占空比50%。所以，该电路是一个对
12、CP进行12分频的电路。,12.分析图示电路，写出启动清玲后电路的状态转换序列，说明功能并建立Verilog HDL 模型。,00001110110110110111,功能：4位左循环一个0,module xuhuan_0_l(clk,q);input clk;output 3:0 q;reg 3:0 q;always(posedge clk)case(q)4b1110:q=4b1101;4b1101:q=4b1011;4b1 011:q=4b0111;4b0111:q=4b1110;default:q=8b1110;endcaseendmodule,13.根据状态图建立状态转换表，说明电路功
13、能并建立Verilog HDL模型。,0000 0001 0,0001 0010 0,0010 0011 0,0100 1011 0,0011 0100 0,1011 1100 0,1100 1101 0,1101 1110 0,1110 1111 0,1111 0000 1,module counter2421(clk,q,z);input clk;output z;output 4:1 q;assign z=(q=4b1111)?1:0;always(posedge clk)case(q)4b0000:q=4b0001;4b0001:q=4b0010;4b0010:q=4b0011;4b0
14、011:q=4b0100;4b0100:q=4b1011;4b1011:q=4b1100;4b1100:q=4b1101;4b1101:q=4b1110;4b1110:q=4b1111;4b1111:q=4b0000;default:q=4b0000;endcaseendmodule,功能：2421码加1计数器,四、设计题,1.根据给定电路，建立其Verilog HDL门及描述模型。（10分）,module design1(A,B,C,D,F1,F2,F3);input A,B,C,D;output F1,F2,F3;wire W1,W2,W3;xor X1(W1,A,B),X2(W2,C,D
15、),X3(F3,W1,W2);and A1(W3,A,B,C,D);nor ON1(F1,A,B,C,D),ON2(F2,F3,F1,W3);endmodule,W1,W2,W3,X1,X2,X3,ON1,ON2,A1,2.用Verilog HDL描述满足下列要求的38译码器：（10分）（1）一个低有效使能端；（2）译码输出高有效。,module design2(n_en,code,dataout);input n_en;input 3:1 code;output 8:1 dataout;reg 8:1 dataout;always(n_en or code)begin if(!n_en)da
16、taout=8b0000_0000;else case(code)3b000:dataout=8b0000_0001;3b001:dataout=8b0000_0010;3b010:dataout=8b0000_0100;3b011:dataout=8b0000_1000;3b100:dataout=8b0001_0000;3b101:dataout=8b0010_0000;3b110:dataout=8b0100_0000;3b111:dataout=8b1000_0000;default:dataout=8b0000_0000;endcaseendendmodule,3.用Verilog
17、HDL描述一个高有效使能的8位四选一。要求先画出模块框图，再进行描述。（8分）,en,sel1:0,d07:0,f7:0,d17:0,d27:0,d37:0,参考答案：module mux_4_1(en,d0,d1,d2,d3,sel,f);input 7:0 d0,d1,d2,d3;input en;input 1:0 sel;output 7:0 f;reg 7:0 f;always(en or d0 or d1or d2 or d3 or sel)if(en)case(sel)2b00:f=d0;2b01:f=d1;2b10:f=d2;2b11:f=d3;default:f=8b0000
18、0000;endcaseelse f=8b00000000;endmodule,4.用Verilog HDL描述一个代码转换电路，要求如下：（8分）（1）电路输入为8421码，电路输出为2421码；（2）电路具有一个高有效使能端；（3）电路有一个输出标志，当使能无效或输入伪码时，该标志为1；否则为0。,参考答案：module CT(en,codein,codeout,oe);input 3:0 codein;input en;output 3:0 codeout;output oe;reg 3:0 codeout;reg oe;always(en or codein)if(en)begin i
19、f(codein=4b0000)endendmodule,5.用Verilog HDL描述一个8位数据并行传输时，符合奇校验约定的校验位发生器。（5分）,6.用Verilog HDL描述一个具有低有效异步置位、异步清零的上升沿JK触发器。（6分）,module oddcheck(data,check);input 8:1 data;output check;assign check=(data);endmodule,module JKff_2(clk,n_clr,n_set,j,k,q);input clk,n_clr,n_set,j,k;output q;reg q;always(posed
20、ge clk or negedge n_clr or negedge n_set)if(n_clr=0)q=0;else if(n_set=0)q=1;else case(j,k)2b00:q=q;2b01:q=0;2b10:q=1;2b11:q=q;endcase endmodule,7.用Verilog HDL描述一个具有高有效同步置位、同步清零的下升沿D触发器。（5分）,module Dff_1(clk,clr,set,d,q);input clk,clr,set,d;output q;reg q;always(negedge clk)if(clr=1)q=0;else if(set=1
21、)q=1;else q=d;endmodule,8.用Verilog HDL描述一个满足下列要求的计数器。（10分）（1）下降沿（047）10 加1计数；（2）电路具有一个低有效的异步清零端；（3）电路具有一个高有效的计数使能端；（4）电路具有一个高有效的循环进位（RCO）输出端。,module counter(clrn,clk,en,qout,rco);input clrn,clk,en;output 5:0 qout;output rco;reg 5:0 qout;always(posedge clk or negedge clrn)begin if(clrn)qout=0;else if
22、(en=1)begin if(qout47)qout=qout+1;else qout=0;end else qout=qout;end assign rco=(qout=47 endmodule,9.用Verilog HDL描述一个余3码可逆计数器。当x=0时，加1计数；当x=1时，减1计数。（8分）,moduel counter(clk,x,q);input clk,up;output 4:1 q;reg 4:1 q;always(posedge clk)begin if(x=0)begin if(q=4b0011)end end endmodule,10.用Verilog HDL描述一个
23、左移循环一个“0”的4位环形计数器。要求先画出能自启 动的状态图，再进行描述。（10分）,q3:01110110110110111,module xuhuan_0_l(clk,q);input clk;output 3:0 q;reg 3:0 q;always(posedge clk)case(q)4b1110:q=4b1101;4b1101:q=4b1011;4b1 011:q=4b0111;4b0111:q=4b1110;default:q=8b1110;endcaseendmodule,其它,11.用Verilog HDL描述一个4位右移扭环形计数器。要求先画出能自启 动的状态图，再进行
24、描述。（10分）,module niu_4(clk,q);input clk;output 3:0 q;reg 3:0 q;always(posedge clk)case(q)4b0000:q=4b1000;4b1000:q=4b1100;4b1100:q=4b1110;4b1110:q=4b1111;4b1111:q=4b0111;4b0111:q=4b0011;4b0011:q=4b0001;4b0001:q=4b0000;default:q=4b0000;endcase endmodule,q3:000001000110011101111011100110001,其它,12.画出“011
25、”序列检测器的原始状态图，再用Verilog HDL建模。（10分）,A,C,B,0/0,1/0,1/1,1/0,0/0,0/0,module test_011(x,clk,z);parameter A=2B00,B=4B01,C=4B11;input x,clk;output z;reg z;reg 2:1 now,next;always(posedge clk)now=next;always(x or now)case(now)A:if(x=0)z,next=0,B;else z,next=0,A;B:if(x=1)z,next=0,C;else z,next=0,B;C:if(x=1)z
26、,next=1,A;else z,next=0,B;default:z,next=0,A;endcaseendmodule,13.建立8421码转换成余3码的真值表，写出4个表达式，建立Verilog HDL数据流 模型。（10分）,module codetrans(X3,X2,X1,X0,Y3,Y2,Y1,Y0);input X3,X2,X1,X0;output Y3,Y2,Y1,Y0;assign Y3=X3|X2endmodule,14.用Verilog HDL描述一个42优先权编码器。（8分）（1）电路具有一个低有效使能端；（2）电路具有一个编码输出有效标志。,module encod
27、er_4_2(n_en,a,b,c,d,codeout,flag);input a,b,c,d;input n_en;output 2:1 codeout;output flag;reg 2:1 codeout;reg flag;always(n_en or a or b or c or d)if(n_en)if(a=0)flag,codeout=3b1_11;else if(b=0)flag,codeout=3b1_10;else if(c=0)flag,codeout=3b1_01;else if(d=0)flag,codeout=3b1_00;else flag,codeout=3b0_
28、00;else flag,codeout=3b0_00;endmodule,15.设计一个串行输入，8位受控输出的右移移位寄存器。（10分）下列三种设计方法任选一种。方法一：用上升沿D 触发器和逻辑门设计，画出电路图；方法二：用74LS194和逻辑门设计，画出电路图；方法三：用Verilog HDL描述。,由题意得：,则（1）D触发器实现,则（2）194实现,module shift_r(data,clk,RD,out);input data,clk,RD;output 8:1 out;reg 8:1 q;assign out=(RD=1?)q:0;always(posedge clk)beginq1;q8=data;endendmodule,则（3）Verilog实现,
