《集成逻辑门电路和组合逻辑电路.ppt》由会员分享，可在线阅读，更多相关《集成逻辑门电路和组合逻辑电路.ppt（49页珍藏版）》请在三一办公上搜索。
1、（下）,第11章 集成逻辑门电路和组合逻辑电路,电工技术与电子技术,南京工业大学信息学院,返回,第11章 集成逻辑门电路和组合逻辑电路,返回,后一页,11.2 逻辑函数化简,11.3 组合逻辑电路,11.4 常用的中规模组合逻辑功能器件,返回,前一页,后一页,2.会分析和设计简单的组合逻辑电路。,理解加法器、编码器、译码器等常用组合逻 辑电路的工作原理和功能。,4.学会数字集成电路的使用方法。,本章要求：,1.会用逻辑代数的基本运算法则化简逻辑函数。,11.2 逻辑函数化简,逻辑代数（又称布尔代数），它是分析和设计逻辑电路的数学工具。虽然它和普通代数一样也用字母表示变量，但变量的取值只有“0”
2、，“1”两种，分别称为逻辑“0”和逻辑“1”。这里“0”和“1”并不表示数量的大小，而是表示两种相互对立的逻辑状态。,逻辑代数所表示的是逻辑关系，而不是数量关系。这是它与普通代数的本质区别。,前一页,后一页,返回,1.常量与变量的关系,前一页,后一页,11.2.1 逻辑代数运算法则,2.逻辑代数的基本运算法则,普通代数不适用！,返回,前一页,后一页,A+1=1,列真值表证明：,返回,吸收律,(1)A+AB=A(2)A(A+B)=A,前一页,后一页,证明：,例如：,A+AB=A,被吸收,11.2.2 逻辑函数的表示方法,一、逻辑函数表达式的基本形式,前一页,后一页,返回,1、“积之和”（与或）表
3、达式,表达式中包含若干个“积”项，每个“积”项中可有一个或多个变量以原变量或反变量的形式出现的字母，所有“积”的“和”表示一个函数。如：,2、“和之积”（或与）表达式,表达式中包含若干个“和”项，每个“和”项中可有一个或多个变量以原变量或反变量的形式出现的字母，所有“和”的“积”表示一个函数。如：,3、一般表达式,如：,一般表达式可转换成“与或”表达式或者“或与”表达式。,最小项之和,在一个积项中，每个变量均以原变量或反变量的形式出现且只出现一次，则这个积项称为最小项。积项中的原变量记为1，反变量记为0。,二、逻辑函数表达式的标准形式,n个变量则有2n个最小项,以三个变量为例，则有8个最小项，
4、编号如下表：,最小项的性质：,在输入变量的一组取值下有且只有一组最小项取值为1；任意两个最小项之积为0；全体最小项之和为1。,上述表达式可简写为：,逻辑函数的最小项表达式,任何表达式都可转换成最小项之和的形式。,11.2.3 逻辑函数的化简,利用上述逻辑代数的基本公式，可对某些逻辑关系式进行运算和简化，则可使用较少的逻辑门实现同样的逻辑功能。从而可节省器件，降低成本，提高电路工作的可靠性。,前一页,后一页,=B,返回,例3:化简,前一页,后一页,左边=,=,返回,11.3 组合逻辑电路的分析与设计,前一页,后一页,返回,11.3.1 组合逻辑电路的分析,1.由逻辑图写出输出端的逻辑表达式,2.
5、运用逻辑代数化简或变换,3.列真值表,4.分析逻辑功能,分析步骤：,前一页,后一页,返回,例 1：分析下图的逻辑功能,1.写出逻辑表达式,前一页,后一页,返回,2.应用逻辑代数化简,反演律,反演律,前一页,后一页,返回,3.列真值表,4.分析逻辑功能 输入相同输出为“0”，输入相异输出为“1”，称为“异或”逻辑关系。这种电路称“异或”门。,前一页,后一页,返回,1.写出逻辑式,例 2：分析下图的逻辑功能,.,前一页,后一页,返回,2.列逻辑真值表,3.分析逻辑功能 输入相同输出为“1”，输入相异输出为“0”，称为“判一致电路”，可用于判断各输入端的状态是否相同。,前一页,后一页,返回,例 3：
6、分析下图的逻辑功能,Y,&,&,1,.,B,A,&,C,写出逻辑式：,1,0,1,A,设：C=1,前一页,封锁,打开,选通A信号,前一页,后一页,返回,例 3：分析下图的逻辑功能,封锁,打开,0,1,1,B,选通B信号,写出逻辑式：,设：C=0,前一页,后一页,返回,11.3.2 组合逻辑电路的设计,设计步骤如下：,前一页,后一页,返回,例 1：设计一个三变量奇偶检验器。要求:当输入变量A、B、C中有奇数个同时为“1”时，输出为“1”，否则为“0”。用“与非”门实现。,1.列真值表,前一页,后一页,返回,0,1,1,0,1,0,0,1,2.写出逻辑表达式,前一页,后一页,各组合之间是“或”关系
7、,在一种组合中，各输入变量之间是“与”关系,返回,3.画出逻辑图,0,1,前一页,后一页,返回,加法器,前一页,后一页,加法器:实现二进制加法运算的电路,进位,不考虑低位来的进位,要考虑低位来的进位,返回,1、半加器,前一页,后一页,半加：实现两个一位二进制数相加，不考虑来自低位的进位。,逻辑符号：,半加器：,返回,半加器真值表,逻辑表达式,逻辑图,前一页,后一页,返回,0 0,1 0,1 0,0 1,2、全加器,全加：实现两个一位二进制数相加，且考虑来自低位的进位。,逻辑符号：,前一页,后一页,全加器：,返回,1.列真值表,2.写出逻辑式,前一页,后一页,返回,1 0,0 0,1 0,0 1
8、,1 0,0 1,0 1,1 1,半加器构成的全加器,前一页,后一页,返回,11.4 常用中规模集成组合逻辑功能器件,在数字电路中，常用的组合电路有加法器、译码器等。下面分别介绍这几种典型组合逻辑电路的基本结构、工作原理和使用方法。,11.4.1 二进制并行加法器,引线排列图,内部由若干全加器级联而成，用来实现两个四位二进制数的加法。,如图连接以后可得两个四位二进制数加法结果为C4S4S3S2S1,5V,可以采用多片级联的方法实现多位加法运算。例如：两片可构成8位二进制数加法。,运算结果为：C8S8S7S6S5S4S3S2S1,11.4.2 译码器和数字显示,译码器是将代码的组合译成一个特定的
9、输出信号的组合逻辑电路。,前一页,后一页,返回,一、二进制译码器,二进制译码器具有n个输入端，个输出端和一个使能端。当使能信号有效时，对应每一组输入只有一个输出端为有效电平，其余输出端为无效电平。,8个,3位,3位二进制译码器（3线8线译码器）,74LS138型译码器,引线排列图,3/8 线译码器,A、B、C是输入端,Y0Y7是输出端,G1、G2A、G2B是使能端,74LS138型译码器,G1=0或G2=1输出均为高。G1=1 G2=0 电路正常工作,38线译码器74138的逻辑表达式,；器件不工作,；器件工作,G1=1和G2A+G2B=0同时满足，Yi=mi(i=0,1,7),G1=1和G2
10、A+G2B=0不同时满足，Yi=1(i=0,1,7),74LS138型译码器应用,构成3输入多输出的组合逻辑电路：,Ci-1 B A,1 0 0,Si,Ci,（如加法器）,例：应用3线-8线译码器74LS138和与非门设计一个三变量的判奇电路，即输入中有奇数个1时，输出为1，否则为0。,1.列真值表,返回,0,1,1,0,1,0,0,1,逻辑表达式为,11.4.2 二-十进制显示译码器,在数字电路中，常常需要把运算结果用十进制显示出来，这就要用显示译码器。,前一页,后一页,返回,1 1 0 1 1 0 1,低电平时发光,高电平时发光,前一页,后一页,返回,2.七段译码显示器,前一页,后一页,7个,4位,(共阴极),返回,七段显示译码器真值表,前一页,后一页,七段显示译码器真值表,返回,常用译码电路7448及其与数码管的连接见P253,作业：11-7（3）、11-9（1）11-10、11-18,
