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1、四位全加器设计The design of 4 bit full_adder4摘要 通过EDA软件，利用VHDL硬件描述语言，与原理图来完成四位全加器设计，此设计 由简单到复杂，先合成一个半加器，再通过元件例化语句编写一位全加器，然后用四个全加 器采用原理图便可合成此设计，并进行时序仿真，硬件下载Abstrct Making use of VHDL and EDA soft-ware complete a four-f_adder design,It is a simple way tranffering to a complex way.At first,we are able to make
2、 up a h_adder,then making full use of it and an component sentence carry out a f_adder,at last ,we can adopt the picture of theory,then the design is on my eyes.关键词VHDL语言、半加器、全加器、原理图四位全加器设计Key words VHDL language ,h_adder,f_adder,principium_ picture,full_adder4引言VHDL于1983年由美国国防部发起创建，由IEEE进一步发展, 从此,V
3、HDL成为硬件描述语言的业界标准之一，VHDL语言具有很 强的电路描述和建模能力，能从多个层次对数字系统进行描述和建模, 从而大大简化了硬件设计任务，提高了设计效率和可靠性，现今已得到 广泛应用，此时利用它的优势来实现四位全加器设计.1掌握基本知识1.1电路的VHDL描述有两大部分组成1.1.1以关键词ENTITY引导，END ENTITY mux21a结尾的语句部分， 称为实体。VHDL的实体描述了电路器件的外部情况及各信号端口的 基本性质.1.1.2 以关键词 ARCHITECTURE 引导，END ARCHITECTURE one 结尾的语句部分，成为结构体。结构体负责描述电路器件的内部
4、逻辑 功能或电路结构。1.2原理图的相关知识这是一种类似于传统的原理图编辑输入方式，即在EDA软件的图 形编辑界面上绘制能完成特定功能的电路原理图。原理图由逻辑器件和连接构成。使用原理图有利于控制逻辑资源的耗用，也有利于把握电路全局等优点2. 1半加器的VH2实验步骤2.1.1VHDL设计及其仿真波形library ieee;use ieee.std_logic_1164.all;entity h_adder isport(a,b:in std_logic;co,so:out std_logic);end entity h_adder ;architecture fh1 of h_adder
5、isbeginso=not(a xor(not b);coain,b=bin,co=d,so=e);u2:h_adder port map(a=e,b=cin,co=f,so=sum);u3:or2a port map(a=d,b=f,c=cout);end architecture fdl;12? cinW binain图2全加器仿真波形全加器采用元件例化语句，元件例化就是引入一种连接关系，将 预先设计好的设计实体定义为一个；元件，然后利用特定的语句将此 元件与当前的设计实体中的指定端口相连接，从而为当前设计实体引 进一个新的低一级的设计层。元件例化语句有两部分组成，第一部分 是将一个现成的
6、设计实体定义为一个元件，语句的功能是对待调用的元件作出调用声明，它的最简表达示如下：Component 元件名 isPort （端口表明）；End Component 文件名;第二部分是此元件与当前设计实体（顶层文件）中元件间及端口的连接说明。语句的表达示如下：例化名:元件名port map（端口表明=连接端口名,）；2.3用原理图合成四位全加器LJLb30b21b11bO0a30a20a1118 aO1s31s20却0SO1CO0图3四位全加器设计图4四位全加器仿真波形原理图的主要步骤：（1）为一项工程 设计一个文件夹；（2）输入设 计项日和存盘（3）将设计项日设置成 工程文件（4）选择日标
7、器件并 编译（5）时序仿真和包装入库（6）设计顶层文件3讨论四位全加器也可以称作四位串行进位加法器，显然每一位的相加 结果，都必须等到第一位的进位产生以后才能建立起来，因此将这种 结构的电路成为串行进位加法器（或称为行波进位加法器）。这种加法器的最大缺点是运行速度慢，在最不利的情况下，做一 次加法运算需要经过四个全加器的传输延迟时间（从输入加数到输出 状态稳定建立起来所需要的时间）才能得到稳定可靠的运算结果。但 考虑到串行进位加法器的电路结构比较简单，因而在对运算速度不高 的设备中，这种加法器也是一种可取的电路。4结束语这次设计感觉挺毛躁的，可能是第一次，没有经验，经历了这次 设计，学会了某种类似于沉稳的东西，因为自己曾经因为马虎反反复 复做了几次，虽然自己做的不好，但曾经努力过，相信必有其收获。参考文献【1】阎石数字电子技术基础北京市西域区德外大街4号高等教育出版社2006年5 月第5版【2】潘松，黄继业EDA技术实用教程北京东黄城根北街16号 科学出版社2006年8 月第23次印刷
