第9章半导体存储器.PPT

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1、第9章 半导体存储器,本章概述存储器的层次结构、半导体存储器的分类，以及高速 缓冲存储器Cache和虚拟存储器；讲解静态随机存取存储器SRAM结构及常用SRAM存储器芯片；叙述动态随机存取存储器DRAM及常用DRAM存储器芯片；讨论只读存储器组成、原理与分类，介绍常用EPROM存储芯片和 快闪存储器FLASH；简述新型的非挥发随机存取存储器；最后对PC机存储器的组织与管理作了概括。,9.1.1 存储系统的分层结构,主存-辅存层次：具有主存的较快存取速度又具有辅存的大容量 和低价格 解决存储器的容量问题。高速缓存-主存层次：速度接近于Cache，而容量则是主存的容量 解决存储器的存取速度问题微型

2、计算机中存储子系统的分层结构如图所示,9.1.2 半导体存储器分类,存储器分类：按存储介质分 磁表面存储器（硬磁盘、软磁盘、磁带等）、光盘存储器和半导体存储器。半导体存储器分类：按制造工艺分MOS型和双极型两大类。半导体存储器一般都是MOS型存储器。MOS型半导体存储器分类：从应用角度分 只读存储器ROM和随机存取存储器RAMROM和RAM进一步细分如下表所示 表中类型还可进一步细分：如兼有SRAM和DRAM共同优点的组合型半导体存储器iRAM，DRAM中专为图形操作设计的WRAM和SGRAM，ROM中又有串行和并行之分，等等。,9.1.3 高速缓冲存储器Cache,1.Cache工作原理 现

3、在微机中均设置有一级高速缓存(L1 Cache)和二级高速缓存(L2Cache)Cache内容只是主存中部分存储数据块的副本，它们以块为单位一一对应 Cache使CPU访问内存的速度大大加快。二级缓存存储系统的基本结构如图所示。,9.1.3 高速缓冲存储器Cache（续）,1.Cache工作原理（续）判断：访问存储器时，CPU输出访问主存的地址，经地址总线送到Cache 的主存地址寄存器MA，主存-Cache地址转换机构从MA获得地址 并判断该单元的内容是否已经在 Cache中存储？命中：如在则称为“命中”，立即把访问地址转换成其在Cache中的地址，随即访问Cache存储器。未命中：如果被访

4、问的单元内容不在Cache中，称为“未命中”，CPU直接 访问主存，并将包含该单元的一个存储块的内容及该块的地址 信息装入Cache中；否则 置换若Cache已满，则在替换控制部件控制下，按某种置换算法，将从主存中读取的信息块替换Cache中原来的某块信息。2.Cache基本操作 高速缓存操作的具体实现途径：CPUCache主存。CPUCache之间按行传输，一般一行为连续的256bit，即32个字节；Cache主存之间按页（又称块）传输，页的大小与Cache主存 之间地址映射方式相关，通常为256个字节的整数倍。,9.1.3 高速缓冲存储器Cache（续）,2.Cache基本操作（续）（1）

5、读操作 命中Cache：则从Cache中读出数据送上数据总线，并立即进行下 一次访问操作；未命中Cache：CPU就从主存中读出数据，同时Cache替换部件把 被读单元所在的存储块从主存拷贝到Cache中。（2）写操作 三种Cache写入方法 通写（Write-Through）每次写入Cache的同时也写入主存，使主存与Cache对应单元的内容 始终保持一致。不会造成数据丢失，影响工作速度。改进通写（Improve Write-Through）若Cache写入后紧接着进行的是读操作，那么在主存写入完成前即 让CPU开始下一个操作，这样就不致于造成时间上的浪费。,9.1.3 高速缓冲存储器Cac

6、he（续）,2.Cache基本操作（续）回写（Write-Back）只是在相应内容被替换出Cache时才考虑向主存回写：Cache行数据只 要在它存在期间发生过对它的写操作，那么在该行被覆盖（替换出 Cache）前必须将其内容写回到对应主存位置中；如果该行内容没有被 改写，则其内容可以直接淘汰，不需回写。这种方法的速度比通写法 快，被普遍采用。3.地址映射（1）直接映射 直接映射：将主存中的块号(块地址)对Cache中的块数(块的总数)取模，得到其在Cache中的块号。相当于将主存的空间按Cache的大小分区，每个区内相同的 块号映射到Cache中的同一块号。优点：直接映射最简单，块调入Cac

7、he时不涉及替换策略问题，地 址变换速度快。缺点：块冲突概率高，当程序反复访问冲突块中的数据时，Cache 命中率急剧下降，Cache中有空闲块也无法利用。,9.2 静态随机存取存储器SRAM,9.2.1 SRAM结构 1.基本存储电路6个MOS管组成：T1T4组成一个双稳态触发器。Q=0（或=1）这一稳定状态表示二进制“0”，另一稳定状态Q=1（或=0）表示二进制“1”。T5、T6：行选通门(每个存储单元一对选通门)，受地址译码信号控制的；T7、T8：列选通门(每列存储单元一对选通门)，受列选信号控制。存储的数据通过数据线T5/T6、D/-D和T7/T8传输到外部引线I/O和-I/O，D和-

8、D称为位线，I/O和-I/O称为数据线。,1.基本存储电路（续）,读出数据：相应的行选择信号和列选择信号均为有效高电平，T5、T6、T7、T8均导通，触发器的状态Q（-Q）通过T5（T6）传递给 数据线D（-D），D（-D）通过T7（T8）送到I/O（-I/O）线上。读出信息时，触发器状态不受影响，为非破坏性读出。写入数据：地址译码器使相应的行选、列选信号有效，选中某个基本存 储电路，T5、T6、T7、T8导通，被写入的信息从I/O和线通过，经T7、T8输入至D线和-D线，然后通过T5、T6被写入到Q端 和-Q端。写入时可能使触发器状态发生翻转，由于是正反馈的交叉耦 合过程，翻转极快，所需的写

9、入时间极短。行选或列选信号无效（低电平），T5、T6或T7、T8截止，基本存储电路 与外部数据线I/O（-I/O）隔断，维持原来状态不变。,2.SRAM组成结构,SRAM结构：存储体和外围电路（行/列地址译码器、I/O缓冲器和读写控制电路等）组成，如图所示。存储体：由6464=4096个六管静态存储电路组成的存储矩阵。双译码方式：X地址译码器输出端提供X0X63共64条行选线，每一行 选线接在同一行中的64个存储电路的行选端，为该行64 个行选端提供行选信号；Y地址译码器输出端提供Y0Y63共64条列选线，同一列 的64个存储电路共用一条位线，由列选线控制该位线与 I/O数据线的连通。,9.2

10、.2 同步突发静态随机存取存储器SB SRAM,SB RAM主要用作高性能处理器的二级高速缓存 1.SB SRAM内部结构与引脚信号KM718V889是SamSung公司的256K18位SB RAM，片内集成有多个地址寄存器、控制寄存器和一个2位的突发地址计数器，如下图所示。,1.SB SRAM内部结构与引脚信号（续）,KM718V889采用100引脚的TQFP封装，四边的引脚数分别为30、20、30、20，其引脚功能如下表所示。,1.SB SRAM内部结构与引脚信号（续）,全宽度写入：-GW有效可实现总线全宽度的写入操作，字节写入：-GW和-CS1都无效时-WEX和-BW联合作用可执行字节写

11、入，禁止地址流水线方式：通过-ADSP（地址状态处理器）可禁止对地址 流水线方式的支持。启动突发周期：通过-ADSP或-ADSC（地址状态高速缓存控制器）的 输入信号来启动突发周期，连续的突发地址在芯片内 部产生，并可通过引脚ADV（突发地址允许）来控制。突发模式：-LBO引脚决定突发模式是线性突发还是交替突发，电源控制：ZZ引脚控制电源关闭状态，以减少在线功耗。2.SB SRAM特点与功能 具有4次突发的二级流水线结构，支持统一时钟下的同步操作，可控 制异步输出；具有片内地址计数器、片内地址缓冲器，可自定时写周期；既支持按字节写入，也支持全总线宽度写入；支持交替突发和线性突发。,2.SB S

12、RAM特点与功能（续）,SB RAM主要用于支持突发访问的微处理器系统，用作高性能微处理器 的L2 Cache。芯片除-OE、-LBO和ZZ引脚外，所有输入均在时钟信号上升沿采样。片选信号有三个，控制是否访问芯片，它们和-ADSP、-ADSC及ADV共 同控制突发访问的操作（启动和持续）；-WEX控制读和写，见下表,9.3 动态随机存取存储器DRAM,DRAM特点：存储密度高，存取速度相对较慢DRAM用途：大容量存储，一般用作计算机的主存储器（主存）9.3.1 基本存储电路与存储器结构1.DRAM单管基本存储电路DRAM基本存储电路多为单管电路，只有一个管子T和一个(寄生)电容C单个基本存储电

13、路存放的是“1”还是“0”，取决于电容器的充电状态。,1.DRAM单管基本存储电路（续）,读操作 行地址译码选中某一行，该行上所有基本存储电路中的管子T全导通，于是连在每一列上的刷新放大器读取该行上各列电容C的电压。刷新放大器灵敏度高，将读得的电压放大整形成逻辑“0”或“1”的电平。对列地址进行译码产生列选信号，列选信号将被选行中该列的基本存 储电路内容读出送到芯片的数据输入输出I/O线上。写操作 相应行、列选择线为“1”，数据输入输出I/O线上的信息经刷新放大 器驱动后再通过T管加到电容C上。刷新(再生)在读写过程中，某条行选线为“1”，该行上所有(各列)基本存储电 路都被选通，由刷新放大器

14、读取电容C上电压；对非写的存储电路，刷新放大器读出、放大、驱动之后又立即对之重 写，进行刷新(又称再生)，维持电容C上的电荷，保持该存储电路中 的内容（即状态）不变。电容C是MOS管的极间电容，容量很小，读出时电容C上的电荷又被寄 生的分布电容分泄，因此读出后原来C上的电压变得极小，是破坏性 读出，读后必须重写。,1.DRAM单管基本存储电路（续）,刷新操作周期电容C上电压将按exp(-t/(RC)指数规律放电，因此DRAM须不断进行读 出和再写入，以使泄放的电荷得到补充，即要进行刷新(再生)。虽然 每次读写操作都进行了刷新，因为读写操作是随机的，不能保证 对DRAM中的所有基本存储电路都按时

15、刷新，因此必须设置专门的电路 来对DRAM中的所有存储电路周期性地进行刷新操作。每个DRAM存储单元两次刷新的间隔时间随温度而变化，一般为1 100ms。在70情况下典型的刷新时间不超过2ms。,2.DRAM组成,下图是由单管存储元件组成的DRAM存储矩阵简图，共有16384个存储单元，每个存储单元只有一个存储元件，故存储容量为16K1。它需要14位地址码。分成X地址码（7位）和Y地址译码（7位）来共同选择所需的存储单元。,9.3.2 传统DRAM存储器,1.早期DRAMIntel 2164A：64K1存储芯片，需16条地址线对片内65536个存储单元寻址。数据线只有一条，且读出与写入是分开的

16、，8片位并联可构成64KB存储器。2164A芯片只有8条输入地址线，分别在-RAS和-CAS信号控制下，分时 将输入的8位地址送入片内的行地址锁存器和列地址锁存器。,1.早期DRAM（续）,2164A存储体：64K，由4个128128的存储矩阵组成。每个存储矩阵由7条行地址和7条列地址进行寻址。行地址锁存器的RA6RA0同时加到4个存储矩阵上，对每个存储矩阵 都选中一行，共选中并读出512个存储单元电路的内容送读出放大器，经鉴别后重写，达到刷新目的。列地址锁存器的CA6CA0也同时加到4个存储矩阵上，对每个存储矩 阵选中一列，然后经由RA7与CA7控制的4选1的I/O门控电路选中一个 单元，对

17、其进行读写。读写控制引脚-WE：数据的读出与写入是分开的。-WE为高电平是读出，控制将选中单元的内容通过输出缓冲器在Dout 引脚上输出；-WE为低电平是写入，Din引脚上数据经由输入缓冲器写入选中的单元。,1.早期DRAM（续）,2164A没有片选信号，片选功能由-RAS和-CAS完成。2164A为双列直查式DIP16引脚，如图所示。总线周期：读周期、写周期（早写、延迟写）、读-修改-写周期、刷新周期（包括自我刷新、隐含刷新、刷新CBR等）；2164A还支持快速页面操作模式。,2.FPM DRAM,FPM DRAM(快速页面模式DRAM)：传统DRAM的改进型。传统DRAM存取数据前必须分别

18、输入行地址和列地址。计算机中存储的大量数据一般是连续存放的，一页内相邻数据存储的 行地址（高位地址）相同而列地址（低位地址）连续变化；为提高访问速度，采用触发行地址后连续输出列地址（行地址不变）的方式。一页：行地址不变，列地址从全0到全1的存储空间，一页通常是 1024（字节）的整数倍。FPM DRAM：具有上述访问操作模式的存储器(Fast Page Mode DRAM)。快速页面模式实现：必须由内存芯片和内存控制器（通常在芯片组中）共同配合完成。FPM DRAM存储器：多为 72线的SIMM内存条，存取时间不断缩短，从120ns到上世纪末的60ns，工作电压5V。,3.EDO DRAM,E

19、DO DRAM(Extended Data Output DRAM：扩展数据输出DRAM)与FPM DRAM制造技术相同，只增加少量EDO控制逻辑电路。读写FPM DRAM数据时，必须等当前总线周期完成才能输出下一个总 线周期地址，而EDO DRAM因采用了特殊的内存读出控制逻辑，在读 写一个存储单元的同时启动下一个（连续的）存储单元的读写周期，从而节省了重选地址的时间，加快了读写速度。与FPM DRAM相比，EDO DRAM性能约提高了15%30%，而两者 制造成本相近。芯片组支持：EDO DRAM所增加的机能必须在相应的芯片组支持下才能实现效率的提高。EDO DRAM内存条：多采用72线的

20、SIMM封装，少部分也采用168线的DIMM封装，存取时间为50ns70ns，工作电压5V。,9.3.3 高速大容量SDRAM和RDRAM存储器,1.SDRAMSDRAM(Synchronous DRAM：同步DRAM)是广泛应用于计算机中的高速大容量存储器，在相当长时期内是存储器市场的主流。前述的DRAM是非同步存取存储器，在存取数据时必须等待若干时钟周期才能接受和发送数据，如FPM DRAM和EDO DRAM须分别等待3个和2个时钟周期。这种等待限制了存储器的数据传输速率，FPM DRAM和EDO DRAM的速率不能超过66MHz。(1)SDRAM概述SDRAM在同步脉冲控制下工作，和CP

21、U共享一个时钟周期，在理论上可与CPU外频同步。多数SDRAM搭配运行的时钟频率为66MHz133MHz，存取时间为15ns7ns。Intel 430VX芯片组支持的SDRAM，在66.6MHz存储器总线速度下，流水操作达到7-1-1-1的时序水准，即第一次存取要7个时钟周期，接下来的存取都在1个时钟周期内完成；如果总线速度更高，则第一次存取所需的时钟周期数会更少。当系统时钟增加到100MHz以上时，SDRAM比EDO DRAM的优点愈发明显，已经接近主板上同步Cache的3-1-1-1时序水准。,(1)SDRAM概述（续）,SDRAM使用3.3V电压，功耗比FPM DRAM和EDO DRAM

22、都低。封装采用168线DIMM，见下图。,（2）SDRAM芯片结构与特性,HM5264805芯片：典型64Mb的SDRAM存储器，其内部结构如下图所示。HM5264805内部：4组存储体，每组为40964096矩阵，即4096行（512列8位），因此64Mb呈现2M8位4组的形式。4组存储体可同时打开，能够同时或独立操作，各组可串行工作也可交替工作。,（2）SDRAM芯片结构与特性（续）,HM5264805操作：支持突发的读/写操作和突发读/单次写操作，突发长度可编程为1行/2行/4行/8行/整个页面（512字节），突发过程亦可编程设定，突发操作能连续进行，支持突发停止。HM5264805芯片

23、刷新一遍需4096个周期，共64ms。支持自动刷新和自我刷新两种方式。芯片3.3V供电，CLK时钟频率为100MHz/125MHz，信号接口电气特性符合LVTTL。HM5264805采用DIP54脚封装引脚位置、名称与含义如图所示时钟允许引脚CLE：SDRAM引脚与以往最大的不同。CLE决定下一个CLK是否有效：CLE为高电平则下一个CLK有效，为低电平则下一个CLK无效；该引脚支持SDRAM挂起模式，降低后备状态功耗。,（3）SDRAM操作,SDRAM有多种操作模式，根据引脚-CS、-RAS、-CAS、-WE和地址信号的状态，HM5264805解读并执行不同的操作，如下表所示。,（3）SDR

24、AM操作（续）,DESL：忽略命令。当无效（高电平）时，SDRAM忽略所有输入的命令，内部依然保持原有的状态。NOP：无操作命令。为非操作命令，SDRAM原内部操作仍继续进行。BST：全页面操作方式下的突发停止命令。用于停止一次全页面(512字节)的突发操作。READ：列地址锁存与读命令。启动一次读操作，突发读操作的起始地址由列地址AY0AY8和组选择地址A12/A13决定。READA：伴随自动预充电的读操作。该命令迫使长度为1、2、4或8的突发读操作之后自动执行一条预充电操作。当突发长度为整个页面时该命令无效。WRIT：列地址锁存与写命令。期待一次写操作，突发写操作的起始地址由列地址AY0A

25、Y8和组选择地址A12/A13决定。WRITA：伴随自动预充电的写操作。该命令迫使长度为1、2、4或8的突发写操或单次写操作之后自动执行一条预充电操作。当突发长度为整个页面时该命令无效。ACTV：组激活。激活组选择信号A13A12和行地址AX0AX11所选择的组。当A13A12为00、01、10、11时分别激活第0、1、2、3组。,（3）SDRAM操作（续）,PRE：组预充电。启动A13A12所选择的组预充电。PALL：预充电所有组。该命令对所有的组进行预充电操作。REF/SELF：自动刷新/自我刷新操作命令。MRS：模式寄存器设置命令。对模式寄存器进行设置，控制SDRAM工作在不同的操作模式

26、下。执行MRS操作期间，通过地址线上的A0A13对模式寄存器各位进行设置，可定义突发长度、突发类型、延迟、测试模式、开发特定属性等，使SDRAM适用于各个领域。SDRAM突发操作是一种主要的操作模式。SDRAM的操作状态主要受CKE信号控制。SDRAM有行激活、读、写、读且预充电、写且预充电、各种操作的挂起、后备、刷新、预充电等17种状态，这些状态及其相互转换受CKE(n-1)、CKE(n)、-CS、-RAS、-CAS、-WE 等信号引脚控制。,2.SLDRAM,SLDRAM：采用SDRAM存储芯片技术的RamLink。RamLink对传统DRAM的最根本的改变不是DRAM芯片的内部结构，而是

27、存储器与处理器的接口。RamLink是存储器与环形排列的点对点连接器的接口，如下图(左)所示。存储器控制器：管理环形网络上的信息，它发送消息给作为环中节点的DRAM芯片，数据以包的形式传输、交换。RamLink包的格式如下图(右)所示。,9.4 只读存储器,ROM(Read Only Memory：只读存储器)正常在线使用时只读不写，其中的内容不会改变，即使掉电也不会丢失。ROM中存放系统软件和系统配置参数、应用程序和常数、表格等，存储 在ROM中的这些内容称为固件(Firmware)。大批量生产的固件常用Mask（掩模）ROM和PROM，研制和小批量生产 时常用EPROM、E2PROM和FL

28、ASH，以便修改、升级程序和用户编程。FLASH可在线改写其中内容，得到广泛使用，用户可通过因特网方便地 升级所购软件（比如BIOS等）。9.4.1 只读存储器组成与分类1.只读存储器组成与随机存取存储器类似，只读存储器也是由地址译码电路、存储矩阵读出电路等部分组成。结构示意图如右。,9.4.2 常用EPROM存储芯片,Intel 2716Intel 27512芯片 Intel 27系列芯片的引脚和外接信号基本相同，管脚排列上也尽量相互兼容。该系列芯片数据线宽均为8位，数据引脚为O0O7；地址线宽根据容量不同而不等，从A0A9到A0A15。-CE为片选信号，在编程写入时接编程脉冲；-OE是数据输出允许，在线读出时为有效低电平，编程写入时为高电平。Vcc接+5V电源，Vpp正常读出时接+5V、而编程时须接+25V（不同芯片有所差别）。,