计算机组成原理5.ppt

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1、机械工业出版社 计算机组成原理 黄颖等主编,计算机组成原理,第五章 存储器,5.1 概述,5.1.1存储器分类1按存储介质分类半导体存储器：体积小、功耗低、存取时间短、集成度高，所以用于主存储器即内存 磁表面存储器：容量大、价格适中、存取时间短。常用于计算机的机内辅助存储器。光存储器：密度高、可靠性高、互换性强，常用于计算机的机外存储器。2按信息的保存时间分类,3按存取方式分类 1）随机存储器：存储器任何存储单元的内容都可以随机存取，而且存取时间与存储单元的物理位置无关。2）顺出存储器：对存储器的读写操作时，需按其物理位置的先后寻找地址，存储位置的不同使得读写时间也不同，这样的存储器叫做顺序存

2、储器。3）直接存储器：是一种部分顺序存储器。如磁盘，对他的存储分两步，首先确定一个领域（磁道），然后查找扇区。找到精确地目标位置。定位到磁道的操作属于直接存储，而在磁道上查找扇区是顺序存取，所以成为直接存储器。4）联想存储器：按内容访问称为联想存储器；是将给定的内容与存储单元中的内容金信息给比较，以找到访问目标，比较是由硬件并行完成。,4按在计算机中的作用分类：1）寄存器2）Cache（高速缓冲存储器）3）主存储器4）辅助存储器,5.1.2 存储器的层次结构,主存、辅存两级层次 主要解决主存不够大的问题，通过它是存储器有主存的速度和辅存的容量，有软件实现。,2.Cache、主存两级层次,因为主

3、存和CPU的速度差距很大，影响系统的速度和性能。为了解决主存速度慢的问题，在CPU和主存之间引入了一个容量小单速度快的存储器，这个而存储器就是Cache。由硬件实现。,3.Cache、主存、辅存三级层次,5.2 主存储器,5.2.1主存储器的基本结构1、存储器的基本组成,（1）存储矩阵构成存储器的基本单位是位元，它能存放一位二进制信息。一般一个存储元包含1位，4位或者8位的位元，由若干个存储元组成一个存储单元。然后由许多存储单元组成一个存储体。存储元通常排列成矩阵形式，如3232，由行选、列选线选中所需的单元。（2）地址译码驱动线路 这部分的作用就是将地址总线送来的地址码送至地址寄存器，然后由

4、译码驱动线路翻译成对应存储单元的驱动信号，以便从存储体中选中指定的存储单元。（3）读写控制存储器有自己的工作时序，但仍是在CPU的控制下进行的，因此控制线路接收来自CPU的启动、读、写等命令，经过处理与加工产生一组时序信号来控制存储器各部分进行读写操作。,2、存储器的基本操作 读操作：是将CPU送来的地址送地址寄存器（MAR），通过译码，选择存储体中与地址相对应的存储单元，从中读出信息，放大后送数据寄存器(MBR)，然后根据需要经数据总线送到存储器以外的其它部件去，而存储单元的内容不能被破坏。写操作：它与读操作相反，是将需要存储的信息送到数据寄存器，然后将它写入根据地址译码选中的存储单元。内。

5、,5.2.2主存的技术指标（1）存储容量字节：字长：存储空间：（2）存储速度存取时间：指存储器从接收到CPU发来的地址起，到从该地址取出和存入一个数据所需的时间。存取周期：存储器进行连续2次独立的存储器操作所需的最小时间间隔。存储器带宽：每秒从存储器进出信息的最大量。,存储器带宽决定了以存储器为中心的机器可以获得的最大信息传输速率。提高存储器的带宽所可以采用的措施有：1）缩短存取周期；2）增加存储字长，使每个周期访问更多的二进制位；3）增加存储体，使多个存储体并行工作。,5.2.3 半导体存储器接口的基本技术,1、半导体存储芯片封装容量为2K8位，有2048个存储单元，需要11根地址线,2、存

6、储器与CPU的连接存储器与CPU的连接包括地址线、数据线和控制线的连接。（1）地址线的连接（2）数据线的连接（3）读/写命令线的连接（4）片选信号线的连接（5）合理的芯片选择,例1 假定使用1K4位2114存储芯片，组成一个1K8位的存储器。,3.存储容量的扩展,（1）位扩展,现有存贮芯片都是位/片结构(如40961位/片)，适用的存贮器的容量比存贮芯片容量要大的多。因此必须解决如何由小容量的存贮芯片来构成大容量的存贮器的问题。,若芯片字数=存贮器字数，芯片字长存贮器字长，则需位扩展。,例如：PC/XT型微机，其主存容量为1M8位，即1MB，多采用8片1M1的存贮芯片拼接而成。,1,2,8,A

7、0A19,D7,D1,D0,CS,WE,图58 拉扩展连接图,位扩展的方法：将多片存贮芯片的地址端、片选端和读/写端各自全并联在一起，而它们的数据端分别引出，连到存贮器不同位的数据总线上。,（2）字扩展例2 假设使用1K8位的芯片，组成一个8K8位的存储器。,若芯片字长存贮器字长，而芯片字数存贮器单元数，则需进行字扩展。例如，用Intel 2114(1K4)芯片构成4K4位存贮器。,（2）字扩展,字扩展的方法是：将各芯片的地址线、数据线、读/写线分别并联在一起，片选信号单独联接。用高位地址(例中为A11、A10)经译码产生片选信号，选中一个芯片工作；用低位地址(例中A0A9)作为各芯片的片内地

8、址，选中对应的一个存贮单元。,（3）字、位同时扩展,就单个芯片来说，无论是位方向，还是字方向都不满足要求，都要进行扩展，即字位扩展。,例如：用Intel 2114芯片构成4K8位的存贮器,其中每二片一组进行位扩展构成1k8位容量，4组进行字扩展构成4K8位的容量。,例3用1K4的2114芯片组成2K8的存储器系统。,译码方法与地址范围计算,1、74LS138译码器的应用 二进制译码器的特点：若输入端为n个，则输出信号有2n个，对应的每一种输入组合，只有一个输出为0，其余全为1。,有三个输入端：A、B、C8个输出端：Y0Y7,低电平有效三个使能端：G1、G2A、G2B当都满足条件时，芯片工作。,

9、74LS138的真值,2、译码方法与地址范围计算 一定要注意：计算哪个芯片，哪个芯片的片选信号一定是低电平，其余的一定都是高电平。全译码法 指将系统地址总线中除存储器芯片本身占用地址线以外的全部高位地址线都接到地址译码器的输入端参加译码，把译码器的输出的信号作为各芯片的片选信号，将它们分别连接到存储器芯片的片选端，实现片选。,8088CPU的存储器和I/O接口的选择信号是M/IO,8086 CPU的存储器和I/O接口的选择信号是M/IO,芯片 A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 地址范围0

10、1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 80000H 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 81FFFH,1 1 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 82000H 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 83FFFH,2 1 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 84000H 1 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 85FFFH,3 1 0 0 0 0 1

11、0 0 0 0 0 0 0 0 0 0 0 0 0 0 86000H 1 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 87FFFH,全译码的优点：地址唯一，片与片之间的地址时连续的,(2)部分译码：高位地址线的一部分（不是全部）接到地址译码器的输入端参加译码，把译码器的输出的信号作为各芯片的片选信号，将它们分别连接到存储器芯片的片选端，实现片选。,芯片 A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 地址范围0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

12、0 0 0 00000H 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 01FFFH,1 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 82000H 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 83FFFH,2 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 84000H 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 85FFFH,3 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 86000H 0 0 0 1 0 1 1 1 1 1 1 1

13、 1 1 1 1 1 1 87FFFH,当A19 A18 都按0计算。它们可以取值：00、01、10、11特点：片和片之间是连续的，但地址不是唯一的,(3)线选法 就是直接用地址线的高位地址中的一部分，每一根都直接和芯片的片选信号相连。,芯片 A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 地址范围0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1C000H 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1DFFFH,1 1 1 0 1 0 0 0 0 0

14、0 0 0 0 0 0 0 0 1A000H 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1BFFFH,2 1 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 16000H 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 17FFFH,3 0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0E000H 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0FFFFH,当A19 A18 A17都按0计算。它们的取值有8种组合。特点：片和片之间是不连续的，地址不是唯一的,连接举例,例：用8K的ROM和RA

15、M,扩展16K的ROM，还有16K的RAM。要求16K的ROM的地址为：00000H03FFFH，16K的RAM的地址为：04000H05FFFH,8K的地址是：0000H1FFFH,所以要用2片存储器组成16K的RAM和ROM 因为给出的地址是连续的，所以是全译码，要用译码器的输出作为片选信号。把要求的连接成的地址用二进制来表示，进行分析。,芯片 A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 地址范围0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 00000H 0

16、 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 01FFFH,1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 02000H 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 03FFFH,2 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 04000H 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 05FFFH,3 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 06000H 0 0 0 0 0 1 0

17、 1 1 1 1 1 1 1 1 1 1 1 1 1 07FFFH,从上面可以看出，只要A19 A18 都输入低电平时，通过什么器件可以使它的输出还是低电平？A17 A16 也同样。用它们的输出来控制译码器的使能端、,5.2.4 高级DRAM技术（自己看书学习）EDRAM：SDRAM(Synchronous DRAM)：DDR SDRAM：RDRAM：5.3 辅助存储器（略),5.4 Cache,由于CPU的运算速度愈来愈快，主存储器(DRAM)的数据存取速度常无法跟上CPU的速度，因而影响计算机的执行效率，如果在CPU与主存储器之间，使用速度最快之SRAM来作为CPU的数据快取区，将可大幅提

18、升系统的执行效率，而且透过Cache来事先读取CPU可能需要的数据，可避免主存储器与速度更慢的辅助内存的频繁存取数据，对系统的执行效率也大有帮助。不过因SRAM比DRAM贵太多，如果主存储器全采用SRAM则系统造价太高，所以一般皆只安装512KB1MB的Cache。Cache的应用除了加在CPU与主存储器之间外，硬盘、打印机、CD-ROM等外围设备也都会加上Cache来提升该设备的数据存取效率,CPU与cache之间的数据交换是以字为单位，而cache与主存之间的数据交换是以块为单位。一个块由若干定长字组成的。当CPU读取主存中一个字时，便发出此字的内存地址到cache和主存。此时cache控

19、制逻辑依据地址判断此字当前是否在 cache中：若是，此字立即传送给CPU；若非，则用主存读周期把此字从主存读出送到CPU，与此同时，把含有这个字的整个数据块从主存读出送到cache中。由始终管理cache使用情况的硬件逻辑电路来实现LRU替换算法,5.4.1 Cache的工作原理,简单理解cache是一个高速小容量的临时存储器，可以用高速的静态存储器芯片实现，或者集成到CPU芯片内部，存储CPU最经常访问的指令或者操作数据。,在主存-Cache存储体系中，所有的程序代码和数据都存放在贮存中，Cache存储器只能是在系统运行过程中，动态地存放了贮存中的一部分程序块和数据块的副本，是一种以块为单

20、位的存储方式。块的大小称为“块长”。,假设主存的地址码为n位，则其共有2n个单元，将主存分块（block），每块有K个字，则一共可以分成M=2n/K块。Cache由C个同样大小的块组成，由于其容量小，所以块的数目C很小（CM），也就是说，在某个时刻，主存中只有一小部分块的内容可存放在Cache中。在Cache中，每一块外加有一个标记，指明它是主存中哪一块的副本，所以该标记的内容相当于主存中块的编号。当CPU发出读请求时，将主存地址n（或n的一部分）与Cache某块的标记作比较，根据比较结果是否相等区分出两种情况：比较相等时，则直接访问Cache，CPU与Cache之间传送一个字；若比较不相等时

21、，说明需要的数据尚未调入Cache，那么就要把该数据所在的块从主存中调进来。,5.4.2 地址映射,为了把数据从主存中取出送入Cache中，必须使用某种地址转换机制把主存地址映射到Cache中定位，称为地址映射。当信息按照映射关系装入Cache后，系统在执行程序时，应将主存地址变换为Cache地址，这个变换过程叫做地址变换。实现方法是：将主存和cache都分为大小相等的若干块（或称页），每块的大小为2n个字节，通常为29（512B），210（1024B）或211（2048B）等，以块为单位进行映射。假设某系统的cache容量为1MB，若每块容量为1KB，则被分为1 024块；cache容量为8

22、KB，每块容量也是1KB，则被分为8块。下面以此为例，介绍三种cache的地址映射方法。,1、直接映射,地址映象规则：主存储器中一块只能映象到Cache的一个特定的块中。(1)主存与缓存分成相同大小的数据块。(2)主存容量应是缓存容量的整数倍，将主存空间按缓存的容量分成区，主存中每一区的块数与缓存的总块数相等。(3)主存中某区的一块存入缓存时只能存入缓存中块号相同的位置。,图5.29示出了直接相联映象规则。可见，主存中各区内相同块号的数据块都可以分别调入缓存中块号相同的地址中，但同时只能有一个区的块存入缓存。由于主、缓存块号相同，因此，目录登记时，只记录调入块的区号即可.,右图示出了主、缓冲地

23、址格式、目录表的格式及地址变换规则。主、缓存块号及块内地址两个字段完全相同。目录表存放在高速小容量存储器中，其中包括二部分：数据块在主存的区号和有效位。目录表的容量与缓存的块数相同,映射过程：存入Cache：快表标记中存放主存地址的区号 检索：用主存地址中的块号B去访问目录存储器，把读出来的区号与主存地址中的区号E进行比较。,比较结果相等，有效位为1，则Cache命中，可以直接用块号及块内地址组成的缓冲地址到缓存中取数；比较结果不相等，有效位为1，可以进行替换；比较结果不相等，如果有效位为0，可以直接调入所需块。,直接映射主存地址=主存区号+cache块号+块内地址cache地址=cache块

24、号+块内地址。,优点：地址映象方式简单，数据访问时，只需检查区号是否相等即可，因而可以得到比较快的访问速度，硬件设备简单。缺点：不能有效利用Cache空间替换操作频繁，命中率比较低。,举例：主存容量为1M，Cache的容量为32KB，每块的大小为16个字（或字节）。画出主、缓存的地址格式、目录表格式及其容量。,容量：与缓冲块数量相同即2112048（或32K/162048）。,某32位计算机的Cache容量为16KB,Cache块的大小为16B,若主存与Cache地抵制映射采用直接映射方式，则主存地址为1234E8f8(十六进制)的单元装入的Cache地址为_.主存地址1234E8f8的二进制

25、表示为 0001 0010 0011 0100 1110 1000 1111 1000 Cache地址块号+块内地址。Cache块的大小为16B(占4位)，则主存的低4位为块内地址。又Cache共可以分为16KB/16B1024(块)2的10次方。则主存的中间10位为Cache的块号。合起来主存的低14位就是Cache的地址。则主存的低14位：10 1000 1111 1000，就是Cache的地址了。,内存容量16MB,cache容量为16KB,内存与cache每块都分为16B,若访问的内存单元为B4AF45H,而且该单元已经装入cache,则cache的地址是 A 34AFH B 2F45

26、H C 4AF5H D B4AFH,2、全相联映射地址映象规则：主存的任意一块可以映象到Cache中的任意一块(1)主存与缓存分成相同大小的数据块。(2)主存的某一数据块可以装入缓存的任意一块空间中。,目录表的格式及地址变换规则。目录表存放在相关（联）存储器中，其中包括三部分：数据块在主存的块地址、存入缓存后的块地址、及有效位（也称装入位）。由于是全相联方式，因此，目录表的容量应当与缓存的块数相同。,映射过程：存入Cache：块表标记中存放主存的块号 检索：访问主存地址的块号与所有Cache行标记比较：符合，即数据在Cache中，形成访问Cache的地址（地址映射），访问Cache；不符合：访

27、问主存，并将该块调入Cache。,优点：命中率比较高，Cache存储空间利用率高。缺点：访问相关存储器时，每次都要与全部内容比较，速度低，成本高，因而应用少。,3、组相联映射 组相联地址映射是直接地址映射和全相联地址映射的折中方案，如图5.32所示。(1)主存和Cache按同样大小划分成块。(2)主存和Cache按同样大小划分成组。(3)主存容量是缓存容量的整数倍，将主存空间按缓冲区的大小分成区，主存中每一区的组数与缓存的组数相同。(4)当主存的数据调入缓存时，主存与缓存的组号应相等，也就是各区中的某一块只能存入缓存的同组号的空间内，但组内各块地址之间则可以任意存放。主存地址与缓存地址的转换有

28、两部分，组地址是按直接映象方式，按地址进行访问，而块地址是采用全相联方式，按内容访问。组相联的地址转换部件也是采用相关存储器实现.,这种映射方法比直接地址映射灵活，比全相联地址映射速度快。实际上，若组的大小为1时，就变成了直接映射；若组的大小为整个cache的尺寸时，就变成了全相联映射。,主存是缓存的E倍，所以共分有E个区，每个区有G组，每组有B块。那么，主存地址格式中应包含4个字段：区号E、区内组号G、组内块号B和块内地址W。,图中缓存共分g个组，每组包含有b块；所以缓存中包含3个字段：组号g、组内块号b、块内地址w。,可将其对应的缓存块地址b送到缓存地址寄存器的块地址字段，与组号及块内地址

29、组装即形成缓存地址。如果比较不相等，说明没命中，所访问的数据块尚没有进入缓存，则进行组内替换；如果有效位为0，则说明缓存的该块尚未利用，或是原来数据作废，可重新调入新块。优点：块的冲突概率比较低，块的利用率大幅度提高，块失效率明显降低。缺点：实现难度和造价要比直接映象方式高,相关存储器中每个单元包含有：主存地址中的区号E与组内块号B，两者结合在一起，其对应的字段是缓存块地址b。当进行数据访问时，先根据组号，在目录表中找到该组所包含的各块的目录，然后将被访数据的主存区号与组内块号，与本组内各块的目录同时进行比较。如果比较相等，而且有效位为“1”则命中。,存入Cache：块表标记中存放主存地址的区

30、号及块号（将块地址分为三部分：块（行）地址 组号 标记（区号）检索：根据访问主存地址的第二字段（组号），找到Cache中的相应组，读取该组中的每一行标记字段与主存地址高位字段（区号）及块号比较 符合：即数据在Cache中，形成访问Cache的地址（地址映射），访问Cache；,5.4.3 替换策略1先进先出(FIFO)策略FIFO（First In First Out）策略总是把一组中最先调入Cache存储器的字块替换出去，它不需要随时记录各个字块的使用情况，所以实现容易，开销小。2近期最少使用(LRU)策略LRU(Least Recently Used)策略是把一组中近期最少使用的字块替换出

31、去，这种替换策略需随时记录Cache存储器中各个字块的使用情况，以便确定哪个字块是近期最少使用的字块。LRU替换策略的平均命中率比FIFO要高，并且当分组容量加大时，能提高该替换策略的命中率。,5.4.4 Cache写策略1、写回法当CPU对Cache写命中时，只修改Cache的内容不立即写入主存，只当此行被换出时才写回主存。2、全写法当写Cache命中时，Cache与主存同时发生写修改，当写Cache未命中时，直接向主存进行写入。3、写一次法 基于写回法并结合全写法的写策略。写命中与写未命中的处理方法与写回法基本相同，只是第一次写命中时要同时写入主存。这便于维护系统全部Cache的一致性。,

32、5.4.5 Cache的性能分析在一个程序执行期间，设Nc表示Cache完成存取的总次数，Nm表示主存完成存取的总次数，h定义为命中率，则有h=Nc/(Nc+Nm)增加Cache的目的，就是在性能上使主存的平均读出时间尽可能接近Cache的读出时间。因此，应使Cache的命中率尽量接近1。由于程序访问的局部性，这是可能的。,若tc表示命中时的Cache访问时间，tm表示未命中时的主存访问时间，1-h表示未命中率，则Cache/主存系统的平均访问时间ta为：ta=h*tc+(1-h)*tm设r=tm/tc表示主存慢于Cache的倍率，e表示访问效率，则有:e=tc/ta=tc/(htc+(1-h

33、)tm)=1/(r+(1-r)h),5.4.6 改进Cache性能的措施(1)强制性失效（Compulsory miss）当第一次访问一个块时，该块不在 Cache 中，需从下一级存储器中调入 Cache，这就是强制性失效。也称为冷启动失效或首次访问失效。(2)容量失效（Capacity miss）如果程序执行时所需的块不能全部调入 Cache 中，则当某些块被替换后，若又重新被访问，就会发生失效。这种失效称为容量失效。(3)冲突失效（Conflict miss）在组相联或直接映射 Cache 中，若太多的块映射到同一组（块）中，则会出现该组中某个块被替换（即使别的组或块有空闲位置），然后又被

34、重新访问的情况。这就是发生了冲突失效。这种失效也称为碰撞失效或干扰失效。,5.5 虚拟储存器,5.5.1 虚拟存储器的基本原理虚拟存储器是“主存-辅存”层次进一步发展的结果。它由价格较贵、速度较快、容量较小的主存储器M1和一个价格低廉、速度较慢、容量很大的辅助存储器M2（通常是硬盘）组成，在系统软件和辅助硬件的管理下，就像一个单一的、可直接访问的大容量主存储器。,1、段式管理,2、页式管理,3、段页式管理,5.5.2 虚拟存储器的管理1、映射规则2、查找算法 3、替换算法4、写策略,5.5.3 快表TLBTLB是一个专用的高速缓冲器，用于存放近期经常使用的页表项，其内容是页表部分内容的一个副本

35、。这样，进行地址变换时，一般直接查TLB就可以了。只有偶尔在TLB命中失效时，才需要去访问内存中的页表。TLB也利用了局部性原理：如果访存具有局部性，则这些访存中的地址变换也具有局部性，即所使用的页表项是相对簇聚的。TLB也常称为快表或地址变换缓冲器。,5.5.4 Pentium处理机的虚拟存储器技术,Pentium存储器结构有很大灵活性，根据其段表和页表是否设置可以有4种组合情况。无段表和无页表的存储器。没有采用虚拟存储器，其逻辑地址即为物理地址。不需要地址变换，可减少复杂性，在高性能的控制机中经常被采用。无段表和有页表的存储器。即页式虚拟存储器，此时存储器的管理和保护是通过页面转换实现的。有段表和无页表的存储器。即段式虚拟存储器。无需访问页表，地址变换快。存储器的保护通过段式管理来实现。有段表和有页表的存储器。即段页式虚拟存储器。在这种模式下，程序可拥有最大的虚拟地址空间，且具有分段和分页的优势。,